本文介绍了在FPGA设计中使用查表法的两种方法。第一种是通过case语句，将Excel中的数据复制到Verilog代码中，但这种方法逻辑单元占用多且操作繁琐。第二种方法是采用.list文件，利用Excel生成数据并保存，通过$readmemh读取内存数据，这种方式更加灵活方便，可以轻松调用内存中的任意数据。
第一种，使用case语句，用excel将所需的数据生成之后，复制到verilog里面去，如下：
always@(posedge CLK)
case(i)
16'd0: Count_int<=26'd200000 ;
16'd1: Count_int<=26'd 200535 ;
16'd2: Count_int<=26'd 199150 ;
16'd3: Count_int<=26'd 197774 ;
16'd4: Count_int<=26'd 196408 ;
16'd5: Count_int<=26'd 195052 ;
16'd6:
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