Cortex-M0中断控制和系统控制

1.NVIC和系统控制块特性

嵌套向量中断控制器（NVIC）集成在Cortex-M0处理器里，它与处理器内核紧密相连，并且提供了中断控制功能以及对系统异常的支持。

除了NVIC，系统控制块（SCB）位于系统控制空间（SCS）地址区域。SCB具有的特性可以给操作系统提供支持，例如SysTick异常对应的内部定时器。

NVIC的特性如下：

• 灵活的中断管理：使能/禁止，优先级配置。
• 硬件嵌套中断支持。
• 向量化的异常入口。
• 中断屏蔽。

Cortex-M0处理器中的NVIC支持最多32个外部中断和一个不可屏蔽中断（NMI），中断输入请求可以是电平触发的，也可以是最小一个时钟周期的脉冲信号。每个外部中断都可以独立地使能或禁止，并且其挂起状态也可以手动地设置和清除。

NVIC的寄存器经过了存储器映射，并且用C语言访问也很容易，其寄存器的起始地址为0xE000E100。对于Cortex-M0处理器，对NVIC寄存器的访问必须是每次一个字。

同NVIC 寄存器类似，SCB寄存器也是按照字来访问的，起始地址为0xE000E010。SCB寄存器涉及的特性包括SysTick定时器操作、系统异常管理、优先级控制和休眠模式控制。

2.中断使能和清除使能

中断控制寄存器为可编程的，用于控制中断请求（异常编号16及以上）的使能和禁止。寄存器的宽度根据支持的中断数量而不同，最大为32位，最小为1位。可以通过两个独立的地址编程这个寄存器，使能中断时使用SETENA地址，而禁止中断时则使用CLRENA地址：

将设置和清除操作分为两个不同的地址具有诸多优势。
首先，它减少了使能中断所需要的步骤，因此也就减少了程序代码并且降低了执行时间。
多个应用程序进程同时访问寄存器时，可能会导致已编程的控制信息丢失，而设置和清除的分离则能防止这种情况的发生，这也是这种安排的第二个优势。

3.中断挂起和清除挂起

如果一个中断发生了，却无法立即处理（比如处理器正在处理更高优先级的中断），这个中断请求将会被挂起。挂起状态保存在一个寄存器中，如果处理器的当前优先级还没有降低到可以处理挂起的请求，并且没有手动清除挂起状态，该状态将会一直保持合法。

可以通过操作中断设置挂起（SETPEND）和中断清除挂起（CLRPEND）这两个寄存器来访问或修改中断挂起状态。

同中断使能控制寄存器类似，中断挂起状态寄存器也是在物理上为一个寄存器，而通过两个地址来实现设置和清除相关位。这就使得每一位都可以独立修改，而无须担心在两个应用程序进程竞争访问时出现的数据丢失。

4.中断优先级

每一个外部中断都有一个对应的优先级寄存器，每个优先级都是2位宽，并且使用中断优先级寄存器的最高两位，每个寄存器占1个字节（8位）。

Cortex-M0中的NVIC寄存器只支持字传输，这样每次访问都会同时涉及4个中断优先级寄存器。

未使用的位读出为0，写入这些位的操作会被忽略，而读出时则为0。