【SV的激励时序与接口_2023.12.26】

原创已于 2024-02-28 18:52:25 修改 · 591 阅读

6 ·

本内容遵循CC 4.0 BY-SA版权协议

GEO检测

标签

#linux #IC验证

收录于

于 2023-12-27 21:30:16 首次发布

System Verilog 专栏收录该内容

24 篇文章

订阅专栏

本文探讨了SV中的激励时序问题，特别是竞争冒险现象，介绍了通过加延时、非阻塞赋值和层次化事件队列的解决方法。SV接口的使用、modport区分信号方向以及端口与接口连接的区别也进行了详细说明。

SV的激励时序

竞争冒险

竞争：由于每条途径延迟时间不同
冒险：竞争有先有后产生毛刺

解决方法：

仿真时，一般采用加#0延时，多个#0无法判定→非阻塞赋值
cb、program
UVM中通过phase解决

层次化事件队列

仿真器对一个timeslot内语句的执行是按照一定的时间顺序执行的，sv对其进行了更丰富的区域划分
sv中，为了区分验证和RTL事件，tb代码都包含在program模块中，program内部不能包含module、interface、program

SV的interface（可综合）

理解
无interface时，tb是rtl的top
有interface时，tb和rtl同级，还可以延伸出更多的同级文件，top层作为时钟发生器生成时钟激励

SV使用接口来连接不同模块，它连接了DUT和验证平台
使用接口的仲裁器和使用接口的测试平台
interface连接接口和端口，管理端口

modport

为了指定方向，使用modport将接口中的信号分组

端口连接和接口连接的对比

代码说明

当输入request为0或1时，输出grant和request相同
当request为3时，pri为0，grant为1；pri为1，grant为0
当request不为0时，输出grant_valid置1

端口

在这里插入图片描述

在这里插入图片描述
结果如接口中相同

接口

在这里插入图片描述

要注意写$finish();，否则仿真卡顿

确定要放弃本次机会？

福利倒计时

: :

立减 ¥

普通VIP年卡可用

立即使用

iKUNqa

关注关注

9
点赞
踩
6

收藏

觉得还不错? 一键收藏
0
评论
分享

复制链接

分享到 QQ

分享到新浪微博

扫一扫
打赏
打赏
打赏举报

举报

专栏目录

SV——接口（interface）

qq_40567244的博客

07-16

2374

48.接口与模块不同的是，接口不允许包含设计层次，即接口无法例化module，但是接口可以例化接口。65.接口经常会有关信号集成在一起，这意味着对于拥有多组不相关的设计而言，它可能需要多个接口实例才能完成与其他模块的连接。54.模块的端口如果是interface类型，那么在梨花的时候必须连接到一个接口实例，或者另外一个接口端口；56.接口中的变量或者线网的信号，对于连接到端口的不同的模块则可能具备着不同的连接方向。36.Verilog是通过模块之间的进行端口链接来实现完成模块的通信的；...

参与评论您还未登录，请先登录后发表或查看评论

SV基础 | SV学习笔记（二）

叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。

04-03

2061

interface的定义结构与module类似。interface的端口列表只需定义时钟、复位等公共信号，或者不定义任何端口信号，而在变量列表中定义DUT与TB连接的各个变量，建议用logic来定义。interface也可以依靠参数化方式提高复用性。interface在例化时，与module例化方式相同。

SV 第四章连接设计和测试平台

Minx

08-06

706

验证需要几个步骤，生成输入激励，捕获输出响应，决定对错和衡量进度。首先需要将一个合适的测试平台连接到设计上。测试平台包裹着设计（DUT，Design Under Test），发送激励并捕获设计的输出。

(十三)SV仿真时序的调度

一个粉尘的成长博客

10-31

1615

SV学习

SV组件实现篇之一：激励器的驱动

TroubleMaker

09-06

2560

本文转自：http://www.eetop.cn/blog/html/28/1561828-931235.html 从这一章开始，我们将进入验证各个组件的实现部分。对于各个组件介绍的顺序也将遵循于《验证的结构篇》，从激励器、到监测器再到比较器，而牵系到的知识点也会以各个验证师实现的方式来介绍，这么做的目的是为了告诉读者SV的特性出色在什么地方，以及如何思考从0到1的过程。《SV验证组件的实现篇》...

SV组件实现篇之三：激励器的随机化

TroubleMaker

09-09

3488

本文转自：http://www.eetop.cn/blog/html/28/1561828-931237.html 约束块约束块的存在就是为了限制验证时的激烈，给出合理的边界。一个约束块是包含一些表达式用来限制一个随机成员的取值范围，或者是多个成员之间的关系。约束块可以同其它成员一样通过类来继承，这也使得通过不同类层次的继承实现约束的分层。通常，我们将约束块定义在类中。如果一个类的...

Emacs不是编辑器，是Linux终端里的可编程操作系统

最新发布

weixin_33871366的博客

06-21

333

Emacs本质上是一个嵌入Linux终端的Lisp运行时环境，它将文件编辑、Shell命令执行、Git操作、日志分析和系统调试等能力统一在缓冲区抽象与可编程接口之下。其核心原理在于用Elisp重定义人机协作范式——不再切换工具，而是扩展环境；不依赖GUI，而是深度适配TTY/SSH/WSL2等纯文本交互场景。技术价值体现在消除上下文切换、实现跨工具数据流转、支撑嵌入式与信创等严苛生产环境。典型应用场景包括ARM寄存器十六进制分析、内核日志实时过滤、Git rebase交互式编辑、以及基于org-babel的

sv中的interface使用时的virtual

qq_39175679的博客

08-29

315

目前查到：interface是硬件部分，属于静态范畴，即在编译的时候就要分配内存空间，而我们在验证时的class 却属于软件部分。属于动态范畴，只会在实际运行到的时候才会分配空间初始化。为了解决这一矛盾，所以将class中的接口声明为virtual 将物理的接口转化为句柄。在class中如果要使用一个interface时，需要在前面加一个virtual，这是什么原因呢？

SV中的Interface和Program

ahr7882的博客

04-13

742

Interface：SV中新定义的接口方式，用来简化接口连接，使用时注意在module或program之外定义interface，然后通过'include来添加进工程。 interface arb_if(input bit clk); //clk信号，一般单独拿出来 logic [1:0...

SV学习—interface的使用与优缺点分析

Lynnlc2020的博客

10-20

2092

文章目录前言一、verilog中的端口二、SV的接口 1.使用实例 2.端口与接口的优缺点分析总结前言本系列为SV学习的参考系列，有不足之处欢迎大家批评指正，一起交流一、verilog的端口 verilog中的端口使用主要在连接RTL设计的不同模块或者将testbench和RTL之间互相连接，使用的方式为端对端，同时使用之前需要例化，使用时需注意：端口列表中的所有端口必须在模块中进行声明，verilog中的端口具有以下三种了类型：input...

sv时序组合和时序逻辑

weixin_30723433的博客

04-20

772

1 input a; 2 input b; 3 input c; 4 reg d; 5 wire e; 6 reg f; 7 8 // 时序逻辑，有寄存器 9 always@(posedge clk)begin 10 if(a==1'b1)begin 11 d <= b; 12 end e...

sv interface

oldmoney

02-07

251

clocking把信号同步化

System Verilog — interface

Sisyphus415的博客

02-16

1217

SV中接口的定义与使用。

SV芯片验证之接口interface

lemon9597的博客

11-27

1065

接口interface

SV 接口

zhy07321517526的博客

01-05

2786

SV 第四章 SV 接口，读书笔记

SV接口-interface

思想开化的冰块博客

01-03

5898

interface接口概述接口的使用方式绿皮书代码采样和数据驱动总结接口概述 1.接口可以用作设计，也可以用作验证 2.与module的使用性质很像，可以定义端口，也可以定义双向信号；可以使用initial和always，也可以定义function和task。 3.TB和DUT是相互独立的，通过interface连接，下图的红线。 4.在interface的端口列表中只需要定义时钟、复位等公共信号，或者不定义任何端口信号。 5.interface中可以包含多个modport，定义interface的不同

interface clocking block使用及 verdi capture delta cycle

Holden_Liu的博客

04-02

7985

clocking block Input (or inout) signals are sampled at the designated clock event. If an input skew is specified, then the signal is sampled at skew time units before the clock event. Similarly, output (or inout) signals are driven skew simulation time uni

systemverilog的interface内的信号和clocking块内的信号区别与调度

hungtaowu的博客

07-23

2049

systemverilog clocking块内的信号和外部信号的区别

SV系统验证—第四课：接口&采样驱动&测试始末

SuperGQB的博客

05-12

969

在硬件描述语言（如SystemVerilog）中，`module` 和 `interface` 是两个核心概念，它们用于定义数字系统的行为和结构。下面详细解释了它们的区别与联系：### Module（模块）- **定义**：模块是SystemVerilog中的基本构建块，用来封装设计的某一部分，包括输入、输出端口、内部信号以及实现逻辑。- **功能**：- 模块可以包含寄存器、线网声明、过程块（initial和always）、连续赋值语句（assign），以及其他模块实例化。

如何在SV代码中使用interface语法

小翁同学

08-12

2377

前言测试下可综合的interface接口，为了方便未来接口定义的懒惰操作以及减少出错的概率。综合工具：Vivado2018.3流程首先看接口是什么？顾名思义，用于模块间信号交互的路。是一系列信号组。想象一辆公交车(bus)，分立的信号就是乘客，将乘客封装进bus，就是接口。对于最简单的使用interface的demo需要三个模块：top，输入，输出。用接口简化输入输出的信号组。(1)定义...