Verilog基本语法之循环语句（六）

循环语句分为以下4种：

for语句——通过三个步骤来决定语句的循环执行：

1.给控制循环次数的变量赋初值；

2.判定循环执行条件，若为假则跳出循环；若为真，则执行指定语句后，转到第三步

3.修改循环变量的值，返回第二步

repeat——连续执行一条语句n次；

while——执行一条语句，直到循环条件不满足；若一开始条件不满足，则该语句一次也不能执行

forever——无限连续的执行语句，可用disable语句中断。

for语句

形式：

for（循环变量赋初值；循环执行条件；循环变量增值） 执行语句

例：用for语句描述7人投票表决器：超过4人投赞成票，则表决通过

module vote7(
		output      pass,
		input [6:0] vote
		);
		
		reg [2:0] sum;  //sum 为reg变量，用于统计赞成的人数
		integer    i;
		reg       pass;
		
		always @(vote)
		  begin
		    sum = 0;   //sum初始值为0
			for(i=0;i<=6;i++)    //for语句
			  if(vote[i])   sum=sum+1;  //只要有人投赞成票，sum加1
			  
			  if(s