Vivado学习笔记一

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#verilog #嵌入式

Vivado开发流程

主要流程

在Vivado中创建RTL设计
进行HDL编写
设置激励仿真
综合、实现、进行管脚约束
生成bit文件下载到FPGA

新建工程

1.打开Vivodo2019.1
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2.点击Create Project
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点击Next
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为新建工程命名，注意路径和名字不要有中文
点击Next
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选择RTL project，源文件之后再配置，勾选Do not specify sources at this time
选好了之后点击Next
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选择FPGA版型号，Nexys4 DDR对应型号为xc7a100tcsg324-1，点击Next
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点击Finish完成创建
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创建完成后的界面如下
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选择左上角的Add Sources
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选择Add or create design sources，点击next
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点击Create File以创建Source File

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