FPGA开发实战：如何用AXI4-Lite协议实现寄存器读写（附Verilog代码）

FPGA开发实战：AXI4-Lite协议寄存器读写实现与深度解析

在FPGA系统设计中，处理器与可编程逻辑之间的高效、可靠通信是架构的核心。当我们需要配置一个低速外设的寄存器，或者周期性地读取一个传感器的状态值时，一个轻量级、结构清晰的总线协议就显得尤为重要。AXI4-Lite正是为此而生，它剥离了AXI4-Full协议中复杂的突发传输和缓存支持，保留了最基础的地址映射读写机制，为FPGA工程师提供了一种简洁而标准的“寄存器访问”解决方案。本文将从一个实际开发者的视角出发，深入探讨AXI4-Lite协议在FPGA内部的实现细节，手把手带你完成一个功能完备的AXI4-Lite从机（Slave）接口设计，并提供可直接复用的Verilog代码模板与关键调试技巧。无论你是正在为Zynq PS-PL交互设计接口，还是为自定义IP核添加标准总线支持，这篇文章都将提供从理论到落地的完整路径。

1. AXI4-Lite协议核心：握手与通道拆解

AXI4-Lite协议的精髓在于其清晰的通道划分和严谨的握手机制。理解这两点，是正确实现该协议的基础。

1.1 五大独立通道与事务流程

AXI4-Lite将一次数据传输拆解为五个独立的通道：写地址通道（AW）、写数据通道（W）、写响应通道（B）、读地址通道（AR）和读数据通道（R）。这种分离架构允许地址和数据信息在时序上解耦，为性能优化提供了可能。

对于一次典型的写事务：

1. 主设备（Master）先在写地址通道上给出目标地址（AWADDR）和控制信号，并置高AWVALID。
2. 同时或之后，主设备可以在写数据通道上给出待写入的数据（WDATA）和字节选通信号（WSTRB），并置高WVALID。
3. 从设备（Slave）在准备好接收地址和数据后，分别置高AWREADY和WREADY。当AWVALID & AWREADY 以及 WVALID & WREADY 这两组握手都完成后，从设备捕获地址和数据，执行写入操作。
4. 操作完成后，从设备通过写响应通道返回一个响应信号（BRESP），并置高BVALID，告知主设备写入结果（成功、错误等）。主设备置高BREADY接收此响应，握手完成后，本次写事务结束。

读事务则更为直接：

1. 主设备在读地址通道给出地址（ARADDR）并置高ARVALID。
2. 从设备准备好后置高ARREADY，完成地址握手。
3. 从设备根据地址取出数据，放到读数据通道（RDATA），并置高RVALID，同时可返回一个读响应（RRESP）。
4. 主设备置高RREADY，完成数据握手，获取数据。

注意：AXI4-Lite协议规定，读和写事务的各个通道之间没有固定的先后顺序依赖。例如，写数据可以在写地址之前有效，这为设计提供了灵活性，但同时也要求从机接口逻辑能够妥善处理各种情况。

1.2 VALID/READY握手协议与防死锁规则

每个通道的传输都依赖于一对VALID和READY信号进行握手。这是AXI协议中最关键、也最容易出错的环节。

• VALID信号：由信息发送方产生。当VALID为高时，表示当前通道上的地址、数据或控制信息是有效且稳定的。
• READY信号：由信息接收方产生。当READY为高时，表示接收方已准备好接收信息。

传输发生在时钟上升沿，当VALID和READY同时为高时。协议为了防止通道死锁，制定了两条黄金法则：

1. VALID的置起不能依赖于对方的READY。这意味着发送方不能等待接收方说“我准备好了”才宣布“我的数据有效”。发送方必须基于自身状态独立地置起VALID。
2. 一旦VALID被置起，必须保持有效，直到握手发生。发送方在发出有效信息后，必须保持该信息不变，直到握手完成，不能中途撤销。

接收方的READY信号则灵活得多，它可以在VALID之前或之后置起，也可以根据内部缓冲区状态动态变化。

我们可以用一个简单的状态机来描述从设备侧处理写地址和写数据通道的握手逻辑：

// 示例：写事务地址与数据通道汇合的状态机片段
localparam [1:0] WRITE_IDLE = 2'b00,
                 WRITE_ADDR_RECV = 2'b01,
                 WRITE_DATA_RECV = 2'b10,
                 WRITE_EXECUTE = 2'b11;

reg [1:0] write_cs, write_ns;
reg [31:0] awaddr_latch, wdata_latch;
reg [3:0] wstrb_latch;

always @(posedge ACLK or negedge ARESETN) begin
    if (!ARESETN) begin
        write_cs <= W