AXI-Lite从机设计实战：手把手教你用Verilog实现寄存器读写（附完整代码）

AXI-Lite从机设计实战：手把手教你用Verilog实现寄存器读写（附完整代码）

在FPGA开发中，AXI-Lite总线因其简洁高效的特点，成为控制寄存器访问的首选协议。本文将带您从零开始，深入理解AXI-Lite从机接口的设计原理，并通过完整的Verilog代码实现一个可复用的寄存器读写模块。

1. AXI-Lite协议核心要点解析

AXI-Lite作为AXI4协议的简化版本，专为低带宽控制寄存器访问而设计。与完整版AXI4相比，它具有以下显著特征：

• 单次传输：所有事务的突发长度固定为1，不支持连续读写
• 全数据宽度：每次访问必须使用数据总线的全部位宽（32位或64位）
• 简化通道：仅包含必要的读写通道，省去了复杂的事务排序机制

关键信号组：

提示：WSTRB信号虽然被列为可选，但在实际设计中建议实现，它允许按字节粒度控制写入操作。

2. 从机接口状态机设计

AXI-Lite从机的核心是一个精细的状态机，需要同时管理五个独立通道的握手信号。以下是写事务的典型流程：

// 写事务状态定义
localparam [1:0] WRITE_IDLE = 2'b00;
localparam [1:0] WRITE_DATA = 2'b01;
localparam [1:0] WRITE_RESP = 2'b10;

always @(posedge s_axi_aclk) begin
    if (!s_axi_aresetn) begin
        write_state <= WRITE_IDLE;
        axi_awready <= 1'b0;
        axi_wready <= 1'b0;
        axi_bvalid <= 1'b0;
    end else begin
        case (write_state)
            WRITE_IDLE: begin
                if (s_axi_awvalid && s_axi_wvalid) begin
                    axi_awready <= 1'b1;
                    axi_wready <= 1'b1;
                    write_state <= WRITE_DATA;
                end
            end
            WRITE_DATA: begin