vhdl uart

最新推荐文章于 2025-12-27 10:57:34 发布
转载 最新推荐文章于 2025-12-27 10:57:34 发布 · 1.5k 阅读 · 8
1、分频器源代码：（baud.vhd）

  1. library IEEE;
  2. use IEEE.STD_LOGIC_1164.ALL;
  3. use IEEE.STD_LOGIC_ARITH.ALL;
  4. use IEEE.STD_LOGIC_UNSIGNED.ALL;
  6. ---- Uncomment the following library declaration if instantiating
  7. ---- any Xilinx primitives in this code.
  8. --library UNISIM;
  9. --use UNISIM.VComponents.all;
  11. entity baud is
  12. Port ( clk : in STD_LOGIC; -- 待分频时钟
  13. resetb : in STD_LOGIC; -- RESET <= '1' 有效
  14. bclk : out STD_LOGIC -- 分频后时钟
  15. );
  16. end baud;
  18. architecture Behavioral of baud is
  20. begin
  22. process( clk, resetb)
  23. variable cnt: integer := 0; -- 分频计数器,若波特率使用115200,cnt := 67, 若为9600, cnt := 813
  24. begin
  25. if resetb = '1' then -- reset
  26. cnt := 0;
  27. bclk <= '0';
  29. elsif rising_edge(clk) then -- 上升沿有效
  30. if cnt >= 54 then -- 54 分频 = 115200 * 16
  31. cnt := 0;
  32. bclk <= '1';
  33. else
  34. cnt := cnt + 1;
  35. bclk <= '0';
  36. end if;
  37. end if;
  38. end process;
  41. end Behavioral;

2、发送器源代码（transfer.vhd）

  2. 串行通信的发送器有五个状态：
  3. X_IDLE(空闲)状态 : 当UART被复位后,状态机将立刻进入这一状态,在这个状态下,状态机一直等待发送命令XMIT_CMD,当接收到发送命令后,状态机进入X_START状态,准备发送起始位信号
  4. X_START状态 : 在这个状态下,UART发送一个位时间宽度的逻辑'0',信号至TXD,即起始位,紧接着状态机进入X_SHIFT状态,发一位数据
  5. X_WAIT状态 : 当状态机处于这一个状态时,等待计满15个bclk周期,在第16个bclk进入X_SHIFT状态进行数据位的发送,同时也判断发送的数据位长度是否已经达到数据帧的长度,如果 = framlent,就说明停止位发送进入停止状态.
  6. X_SHIFT状态 : 实现待发数据的并串转换,转换完成立即进入X_WAIT状态,进行下一次发送
  7. X_STOP状态 : 停止位发送,当数据帧发送完毕后,状态机进入该状态,并发送16个bclk周期的逻辑1信号,即1位停止位.然后进入X_IDLE状态,并等待另一个数据帧发送命令

  1. library IEEE;
  2. use IEEE.STD_LOGIC_1164.ALL;
  3. use IEEE.STD_LOGIC_ARITH.ALL;
  4. use IEEE.STD_LOGIC_UNSIGNED.ALL;
  6. ---- Uncomment the following library declaration if instantiating
  7. ---- any Xilinx primitives in this code.
  8. --library UNISIM;
  9. --use UNISIM.VComponents.all;
  11. entity transfer is
  12. GENERIC(framlent: INTEGER := 8);
  13. Port ( bclkt : in STD_LOGIC; -- 时钟, 波特率的 16倍
  14. resett : in STD_LOGIC; -- RESET 信号
  15. xmit_cmd_p : in STD_LOGIC; -- 发送命令
  16. txdbuf : in STD_LOGIC_VECTOR (7 DOWNTO 0) := "11001010"; -- 发送数据缓冲区
  17. busy : buffer std_logic;
  18. txd : out STD_LOGIC; -- 发送数据(Transmitted Data,TXD),通过TXD串行发送数据
  19. txd_done : out STD_LOGIC); -- 数据发送完毕信号,也是标志位,没有控制作用,在停止位后变化. <= '1' 表示数据发送完毕
  20. end transfer;
  22. architecture Behavioral of transfer is
  24. TYPE STATES is (X_IDLE, X_START, X_WAIT, X_SHIFT, X_STOP); -- 五种状态
  25. SIGNAL STATE : STATES := X_IDLE; -- 促使状态为X_IDLE状态
  26. --SIGNAL tcnt : INTEGER := 0; -- 发送周期计数器,每16个周期发送一位
  29. begin
  30. process(bclkt, resett, xmit_cmd_p, txdbuf)
  32. variable xcnt16: STD_LOGIC_VECTOR (3 DOWNTO 0) := "0000"; -- 发送周期计数器,每16个周期发送一位
  33. variable xbitcnt: INTEGER := 0; -- 发送缓冲区下标
  34. variable txds : STD_LOGIC; -- 临时变量TXD,
  35. begin
  36. if resett = '1' then -- 复位 <= '1'有效
  37. STATE <= X_IDLE; -- 复位后, 为 X_IDLE状态
  38. txd_done <= '0'; -- 发送完成标志
  39. txds := '1'; -- TXD
  40. elsif rising_edge(bclkt) then -- 上升沿
  41. case STATE is
  42. when X_IDLE => -- X_IDLE(空闲)状态 : 当UART被复位后,状态机将立刻进入这一状态,在这个状态下,状态机一直等待发送命令XMIT_CMD,当接收到发送命令后,状态机进入X_START状态,准备发送起始位信号
  43. if xmit_cmd_p = '1' and busy = '0' then -- 发送命令信号,'1'有效
  44. STATE <= X_START; -- 进入X_START,准备发送
  45. txd_done <= '0'; -- 清零发送完毕标志
  46. busy <= '1';
  47. --xcnt16 := "0000";
  48. else STATE <= X_IDLE; -- 等待发送命令信号
  49. busy <= '0';
  50. end if;
  51. when x_start => -- X_START状态 : 在这个状态下,UART发送一个位时间宽度的逻辑'0',信号至TXD,即起始位,紧接着状态机进入X_SHIFT状态,发送第一位数据
  52. if xcnt16 >= "1111" then -- 发送开始位
  53. STATE <= X_SHIFT; -- 开始位发送完毕后,开始发送数据
  54. xbitcnt := 0; -- 从低位开始发送
  55. xcnt16 := "0000"; -- 下一个时钟周期开始
  56. else
  57. xcnt16 := xcnt16 + 1; -- 循环计数16个周期
  58. txds := '0'; -- 发送开始位 . '0' 为开始位标志
  59. STATE <= X_START; --
  60. end if;
  61. when X_WAIT => -- X_WAIT状态 : 当状态机处于这一个状态时,等待计满15个bclk周期,在第16个bclk进入X_SHIFT状态进行数据位的传送,如果 = framlent,就说明停止位发送进入停止状态.
  62. if xcnt16 >= "1110" then -- 当第十五个周期时,
  63. if xbitcnt = framlent then -- 如果所有数据发送完毕,
  64. STATE <= X_STOP; -- 进入X_STOP状态
  65. --xbitcnt := 0;
  66. else
  67. STATE <= X_SHIFT; -- 未发送完毕,则第十六周期进入X_SHIFT状态,发送下一位
  68. end if;
  69. xcnt16 := "0000"; -- 进入下一个周期
  70. else xcnt16 := xcnt16 + 1;
  71. STATE <= X_WAIT; -- 等待第十五周期的到来
  72. end if;
  74. when X_SHIFT => -- 实现待发数据的并串转换,转换完成立即进入X_WAIT状态,进行下一次发送
  75. txds := txdbuf(xbitcnt); -- 发送当前位数据
  76. xbitcnt := xbitcnt +1; -- 为发送下一位准备
  77. STATE <= X_WAIT; -- ...........
  79. when X_STOP => -- X_STOP状态 : 停止位发送,当数据帧发送完毕后,状态机进入该状态,并发送16个bclk周期的逻辑1信号,即1位停止位.然后进入X_IDLE状态,并等待另一个数据帧发送命令
  80. if xcnt16 >= "1111" then -- 发送结束后,
  81. if xmit_cmd_p = '0' then -- 等待下一个发送周期到来,
  82. STATE <= X_IDLE;
  83. busy <= '0';
  84. xcnt16 := "0000";
  85. else
  86. xcnt16 := xcnt16; -- 发送命令之间必须有停止切换
  87. STATE <= X_STOP;
  88. end if;
  89. txd_done <= '1'; -- 发送完成标志
  90. else xcnt16 := xcnt16 + 1; -- 等待第十六个周期的到来
  91. txds := '1'; -- 发送十六个周期的停止位
  92. STATE <= X_STOP;
  93. end if;
  95. when others => STATE <= X_IDLE; -- 其他未知状态
  96. end case;
  97. end if;
  98. txd <= txds; --
  99. end process;
  101. end Behavioral;

3、接收器源代码（receiver.vhd）

  1. 串行通信的接收器,分为五个状态
  2. R_START状态(等待起始位):当UART接收器复位后,接收状态机将处于这一个状态.在此状态下,状态机一直在等待RXD的电平跳转,从逻辑1变为逻辑0,即起始位,这意味着新的一帧UART数据帧的开始,一旦起始位被确定,状态机将转入R_CENTER状态
  3. R_CENTER状态(起始位确认状态): 当确认是起始位,并且稳定,转入R_WAIT?刺?本程序认为保持超过1/4个位时间的信号认为是起始信号
  4. R_WAIT状态 : 当状态机处于这一个状态时,等待计满15个bclk周期,在第16个bclk进入R_SAMPLE状态进行数据位的采样检测,同时也判断采集的数据位长度是否已经达到数据帧的长度,如果 = framlenr,就说明停止位来临
  5. R_SAMPLE状态: 即数据位采样检测,完成后无条件状态机转入R_WAIT等待,等待下次数据位的到来
  6. R_STOP状态: 输出 ready信号,表明该帧传输完毕,之后转入R_START状态

  1. library IEEE;
  2. use IEEE.STD_LOGIC_1164.ALL;
  3. use IEEE.STD_LOGIC_ARITH.ALL;
  4. use IEEE.STD_LOGIC_UNSIGNED.ALL;
  6. ---- Uncomment the following library declaration if instantiating
  7. ---- any Xilinx primitives in this code.
  8. --library UNISIM;
  9. --use UNISIM.VComponents.all;
  11. entity receiver is
  12. generic( framlenr: integer := 8); -- 接收缓冲区大小 ,framlenr,接收数据帧长度
  13. Port ( bclkr : in STD_LOGIC; -- 时钟,波特率的16倍
  14. resetr : in STD_LOGIC; -- 复位信号
  15. rxdr : in STD_LOGIC; -- 接受数据(Received Data,RXD),通过RXD终端接受
  16. r_ready : out STD_LOGIC; -- 数据接受完毕信号, <= '1',表示接受完毕,只是标志位而已,在本程序无控制作用
  17. rbuf : out STD_LOGIC_VECTOR (7 downto 0) -- 数据接受缓冲区,存放接受数据
  18. );
  19. end receiver;
  21. architecture Behavioral of receiver is
  23. type STATES is (R_START, R_CENTER, R_WAIT, R_SAMPLE, r_STOP); -- 接收器状态,5种,
  25. signal State: STATES := R_START; -- 初始状态,START
  26. signal rxd_sync: STD_LOGIC; -- rxdr的同步信号,因为在逻辑1或逻辑0判断时,不希望检测的信号是不稳定的,所以,不直接检测RXD信号,而是检测经过同步信号xd_sync
  27. begin
  28. pro1:process(rxdr) -- 传递 rxdr 给同步信号 rxd_sync
  29. begin
  30. if rxdr = '0' then
  31. rxd_sync <= '0';
  32. else
  33. rxd_sync <= '1';
  34. end if;
  36. end process;
  38. pro2:process(bclkr, resetr, rxd_sync)
  39. variable count : STD_LOGIC_VECTOR (3 downto 0) := "0000"; -- 计数器,用于记录时钟周期,每16个时钟一个周期,即信号有效间隔
  40. variable rcnt : INTEGER := 0; -- 接收缓冲帧下标
  41. variable rbufs: STD_LOGIC_VECTOR ( 7 downto 0) := "00000000"; -- 接收缓冲区
  42. begin
  43. if resetr = '1' then -- 复位信号
  44. State <= R_START; -- 复位后状态为 R_START
  45. count := "0000"; -- 计数器清零
  46. elsif rising_edge(bclkr) then -- 上升沿有效
  47. case State is
  48. when R_START => -- R_START状态
  49. if rxd_sync = '0' then -- 接收开始情形: 电平从1变为0,并且保持16个波特率周期
  50. State <= R_CENTER; -- 当接收到 时钟下降时,进入R_CENTER状态,检测是否是开始位
  51. r_ready <= '0'; -- 置 r_ready 为 '0',等待准备接收数据
  52. rcnt := 0; -- 数据缓冲区下标 rcnt 清零
  53. else State <= R_START; -- 如果没有 收到时钟下降,则仍为R_START,继续等待开始信号
  54. r_ready <= '0'; -- 置 r_ready 为 '0',等待准备接收数据
  55. end if;
  57. when R_CENTER => -- R_CENTER状态,该状态检测开始信号是否为稳定的开始信号,如果是,则准备接收数据,如果不是,转入R_START状态
  58. if rxd_sync = '0' then
  59. if count = "0100" then -- 1/4个时钟周期检测开始信号
  60. State <= R_WAIT; -- 保持逻辑0超过1/4个周期后,进入R_WAIT状态,
  61. count := "0000"; -- count 清0,为接收数据做准备,接收数据的新??周期的开始
  62. else count := count + 1; -- count++
  63. State <= R_CENTER;
  64. end if;
  65. else
  66. State <= R_START; -- 逻辑信号'0',不稳定,进入R_START状态,重新等待开始信号
  67. end if;
  69. when R_WAIT => -- R_WAIT状态 : 当状态机处于这一个状态时,等待计满15个bclk周期,在第16个bclk进入R_SAMPLE状态进行数据位的采样检测,同时也判断采集的数据位长度是否已经达到数据帧的长度,如果 = framlenr,就说明停止位来临
  70. if count >= "1110" then -- 第十五个周期时,
  71. if rcnt = framlenr then -- 所有数据接收完毕,进入停止状态
  72. State <= R_STOP;
  73. else State <= R_SAMPLE; -- 所有数据仍未接收完毕,则第十六个周期进入R_SAMPLE进行采样
  74. end if;
  75. count := "0000"; -- 下一个采样周期的开始
  76. else count := count + 1; -- 未达到第十五个周期,count++
  77. State <= R_WAIT; -- 等第十五个周期的到来
  78. end if;
  80. when R_SAMPLE => -- R_SAMPLE状态: 即数据位采样检测,完成后无条件状态机转入R_WAIT等待,等待下次数据位的到来
  81. rbufs(rcnt) := rxd_sync; -- 进行数据采样
  82. rcnt := rcnt + 1; -- 下标向高位移一位
  83. State <= R_WAIT; -- 等待下一次采样
  84. when R_STOP => -- R_STOP状态: 输出 ready信号,表明该帧传输完毕,之后转入R_START状态
  85. r_ready <= '1';
  86. rbuf <= rbufs; -- 保存接收数据
  87. State <= R_START; -- 等待下一帧数据开始
  89. when others => STATE <= R_START; -- 其他未知状态
  90. end case;
  91. end if;
  92. end process;
  93. end Behavioral;



原文：http://blog.chinaunix.net/uid-8196371-id-1746811.html
UART:VHDL中的简单UART实现
05-10
串口 VHDL中的简单UART实现 描述 非常简单，无缓冲的8位数据位，0位奇偶校验，1位停止位串行通信通道的实现。 通过分别设置I_clk_baud_count，应该能够在任何波特率下（有一定程度的错误）： For a 50MHz I_clk: I_clk_baud_count := X"1458" -- 9600bps I_clk_baud_count := X"01B2" -- 115200bps To generate other timings, perform calculation: <I> / <expected> = I_clk_baud_count 50000000 / 9600 = 5208 (0x1458) ＃输入/输出： SYS
UART_VHDL VHDL语言写的串口收发程序
05-15
VHDL 编写的UART程序。绝对好用。包含收发两部分。在同一个VHD文件中。接收完成有一高脉冲指示。 另一高脉冲指示发送开始、资源内部注释清晰。
UART的VHDL实现
热门推荐
葱拌面
01-24 1万+
串口原理 标准的串口是接触到的RSR232串口，工业上用的比较多，而我们实际中使用的串口则是在这基础上的简化，只用其中三根线TXD,RXD和地线。 串口通信是单线通信，数据在一根线上进行传输，而传输协议为： 一帧数据的开始拉低电平，表示开始传输数据；随后串行发送8位bit位，随后紧跟1到2个码元的高电平停止位，此时一帧数据传输完毕，等待下一帧数据传输。 数据的传输时间与码元宽度直接相关，而
VHDL实现USART
qq_43425438的博客
06-23 2407
本文主要介绍USART的VHDL实现。串口时序比较简单，如所示。本文将串口状态分为四种：NONE、START、SHIFT和STOP状态。 分频模块比较简单，这里不过多介绍。简单说一下本文的设计思路，本文是产生16倍波特率的时钟，然后在每个码元周期内的第八个时钟的上升沿采集数据。分频系数计算公式如下： ceof=时钟频率波特率⋅16 ceof=\frac{ \text{时钟频率}}{{波特率·16}}ceof=波特率⋅16时钟频率​ 分频模块如下： 3 串口发送函数 这里，我是用状态机实现发送。我将发送过程分
一、VHDL实现UART协议代码
weixin_47881377的博客
12-23 1291
【代码】VHDL实现UART协议代码。
VHDL实现UART串口通信
weixin_73964331的博客
02-17 1811
这是我参照正点原子给的FPGA开发指南写的代码，所有的原理图也来源于指南。资料（指南+XCOM+CH340驱动）自取：使用夸克网盘打开提取码：XRaz。
UART 发送模块VHDL实现
Somnus_z的博客
04-04 3504
UART 原理 以及VHDL实现Uart: 异步串口通信Uart 管脚Uart 关键参数以及时序图实现的逻辑功能：VHDL 代码实现Baud_set的实现sclk的实现数据传输的实现：仿真结果：start 仿真结果：cnt再次计数到1![在这里插入图片描述](https://img-blog.csdnimg.cn/20200403175440950.jpg?x-oss-process=image/...
VHDL实现的UART IP核开发指南
weixin_42510243的博客
08-08 1146
在串行通信中，波特率定义为每秒传输的符号数，符号可以是电压变化或者脉冲，代表了通信的速率。它是衡量通信系统性能的重要指标之一。例如，波特率9600表示每秒传输9600个符号。需要注意的是，一个符号可能携带一个或多个二进制位。波特率与比特率（bit rate）是不同的概念，比特率指的是每秒传输的二进制位数，而波特率是符号的传输速率。在计算机系统中，接口是连接两个模块、设备或系统的纽带，通常用来传输信号、数据或功率。UART IP核的接口可以分为两类：物理层接口和数据链路层接口。物理层接口。
VHDL实现的UART通信模块实战
weixin_42573757的博客
12-09 1447
本文还有配套的精品资源，点击获取 简介：UART是一种广泛用于嵌入式系统间串行通信的接口标准，涉及发送和接收数据的协议参数。"uart.vhd" 是一个使用VHDL编写的模块，用于模拟UART协议并实现数据传输。模块核心功能包括设置波特率、数据位、停止位、奇偶校验，以及发送和接收数据。了解此模块有助于将其集成到复杂嵌入式系统设计中，满足特定通信需求。 1. UAR...
基于VHDL的UART-FIFO集成设计教程
weixin_42601702的博客
07-10 515
htmltable {th, td {th {pre {简介：UART是电子设计中常用的串行通信协议，FIFO存储器可提高UART通信的稳定性和效率。本教程详细解析了VHDL实现带FIFO的UART设计，包括FIFO存储器原理、UART通信协议、VHDL语言应用、FIFO与UART的结合，以及波特率生成器和帧同步机制等关键知识点。这些内容对于设计稳定可靠的串行数据传输系统至关重要。
串口通信 UART通信之VHDL描述
haibianfeng的专栏
01-26 1167
引用孤灯 的 串口通信 UART通信之VHDL描述串口通信 UART通信 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity UART is                    --通用异步串行收发器实体    
基于VHDL的UART的开发流程
01-09
基于VHDL的UART的开发流程
VHDL的uart
05-17
VHDL的uartm，基于quartus II 9.0版本，RS232基于芯片
基于FPGA的UART串口通信实验（VHDL语言实现）
zxc987807274的博客
09-04 1万+
**基于FPGA的UART串口通信实验（VHDL语言实现）** 一、前言： 最近在做UART串口通信的相关实验，然后在网上查了很多资料，发现网上的大多数代码错误太多且难以理解。故在完成此实验后，起了写一篇博客的心思，以供有想做相关实验的朋友参阅。 二、实验要求： (1)实现和 PC 双向通信 (2)可通过 FPGA 的键...
Network-UART VHDL设计及仿真实现
QQ_778132974的博客
12-12 656
UART包括baud波特率模块、UART的transfer and receive模块等。本工程包括一个测试系统，UART.
VHDL实现UART与RS422转换设计项目
weixin_28931507的博客
08-07 827
通用异步收发传输器（UART）是一种广泛使用的串行通信协议，它允许微控制器与各种外围设备进行全双工数据交换。UART的基本概念较为简单，但其在实现高效和可靠通信方面提供了灵活性。在深入实现UART模块之前，我们需要了解VHDL的一些基础语法。VHDL是一种用于描述数字逻辑电路的硬件描述语言，其基本的结构包括：库和实体声明：库声明用于包含VHDL编译器需要的所有资源。实体声明定义了模块的接口，包括输入输出端口。vhdl架构和信号。
VHDL语言实现UART通信模块：项目应用详解
最新发布
weixin_31720909的博客
12-27 1120
深入讲解如何使用vhdl语言设计UART通信模块，涵盖状态机设计与数据收发逻辑，适用于FPGA项目开发，是掌握vhdl语言在串行通信中实际应用的实用指南。
基于FPGA/CPLD设计与实现UART(VHDL)
ChipArtist's Blogs
09-14 3103
http://www.dzkf.cn/html/EDAjishu/2007/0508/2048_2.html1 引言       由于微电子学和计算机科学的迅速发展，给EDA(电子设计自动化)行业带来了巨大的变化。特别是进入20世纪90年代后，电子系统已经从电路板级系统集成发展成为包括ASIC、FPGA/CPLD和嵌入系统的多种模式。可以说EDA产业已经成为电子信息类产品的支柱产业。EDA之所
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值