紧凑型低功耗可逆比较器设计

紧凑型低功耗可逆比较器设计

摘要

根据劳德原理，在二进制中每一位丢失的信息会耗散kTln2的热量。目前所有设计如CMOS均为不可逆逻辑，会造成比特信息的丢失。可逆逻辑是降低功耗的一种更好方式。比特丢失总是导致更高的功耗，但通过使用可逆逻辑恢复比特丢失，我们能够获得更低的功耗，以及更少的门电路数量和更高的速度。本文提出了一种可逆n位二进制比较器，给出了量子代价、门数量、垃圾输出、功耗、延迟以及构建算法的计算方法。本文中，与传统方法相比，4位比较器在门数量上改进了37.5%，功耗降低了43.5%，延迟降低了44.22%。

关键词 ：低功耗设计, 可逆逻辑, 佩鲁斯门（PG）, 量子代价（QC）, 垃圾输出（GO）, 费曼门（FG）, 功耗与延迟效率

1. 引言

在超大规模集成电路设计中，功耗是最令人关注的问题之一。超大规模集成电路设计的进步，尤其是在便携式设备和需要高计算量的设备中，需要更快速且复杂度更低的系统设计，但同时也带来了对功耗的担忧。

在互补金属氧化物半导体超大规模集成电路设计中，功耗降低可以在不同的抽象层次上进行。器件级技术通常包括沟道长度（L）和沟道宽度（W）的变化、多阈值电压的降低以及电源电压（VI）的降低。在此过程中，我们改变沟道宽度（W）或使用不同的阈值电压（VT）。

在电路级，采用网络重构和使用替代器件等技术。在这些层级中，我们会重新设计网络，例如互补金属氧化物半导体、动态逻辑和Domino等。在算法与系统级，常见的技术包括替代编码方法、并行结构、状态机编码和流水线方法。在逻辑级，常见的技术包括能量回收方法和替代逻辑形式。一种逻辑级的方法是能量回收，该方法应用于可逆逻辑设计中。根据劳德指出，每当物理计算机丢弃其先前输入的信息时，都会耗散一定量的能量。

1973年，C.H.本内特[1,3] 得出结论：当系统从终态到初态运行时，没有能量损失。It 明确指出，在任意电路中，若要不消耗功耗，必须使用可逆门构建。可逆电路在低功耗CMOS超大规模集成电路设计中具有更好的替代性。

可逆逻辑在低功耗计算中起着至关重要的作用。It 通过输出和输入向量之间的唯一映射，帮助从丢失中恢复比特。由于可逆电路具有无比特丢失特性，因此其功耗更低。

例如，两个输入的与门在四种输入模式中的三种情况下具有相同的输出，因此我们无法从输出确定原始输入模式，从而导致比特信息丢失并引起热耗散。而在可逆逻辑中，我们的设计方式确保比特信息永远不会丢失。

幅值比较器用于比较两个二进制数，广泛应用于通信系统、排序网络、加密设备等。n位比较器具有较少的门电路数量，可实现低功耗和低延迟。本文共包含6个部分：第2节介绍垃圾输出、可逆门、延迟和量子代价功耗的基本定义；第3节介绍可逆二进制比较器的先前设计；第4节展示可逆n位比较器的综合；第5节展示仿真结果、设计电路以及与现有设计的比较。最后，第6节提供结论。

2. 基本定义

1. 可逆的

如果一个n个变量的布尔函数F(X₁,X₂,…Xₙ)的多个输出被称为可逆的，那么
a. 输出和输入的数量必须相等。
b. 每个输出模式应具有唯一的前像。

ii. 垃圾输出

可逆电路中未被使用的输出称为垃圾输出。垃圾输出的值越低，性能越优。

iii. 量子代价

它是以基本门[4]的成本来衡量的电路成本。量子代价是指在保持输出不变的前提下，所使用的2*2酉门数量最少。1*1门的量子代价为零，2*2门的量子代价为一。

IV. 延迟

给定一条连接输入和输出线的路径，该路径中出现的最大门电路数量定义了逻辑电路[8]中的延迟：
a. 所有内部逻辑运算由给定电路中的任意门在一个单位时间内完成。
b. 所有输入在计算开始之前提供给电路。

五、功耗

在逻辑电路中，总功耗定义为电路中每个独立门的功耗之和。

3. 现有工作

根据先前已有的可逆设计[5]，通过使用由可逆比较单元组成的比较器链，来对第一个数的第ith 比特Xi 与第二个数Yi的第ith 比特进行比较。al位比较器的设计采用可逆NOT门、TG门和FG门[5]实现。

可逆比较器不用于分析nth 比特形式。在本设计中，可逆比较器具有比较单元，用于比较两个数的对应比特，与[5]不同。该设计适用于nth 比特[6, 7]。

另一种方法是基于树的[8]。其结构采用二叉树形式，其中每个节点由两位可逆二进制比较器组成。该设计无法用于n位形式。基于分组的可逆二进制比较器被设计[9] 以改进该设计[8]。

在另一种方法中，使用可逆门设计了I位比较器，但它不是通用形式的比特。

4. 可逆N位比较器的 proposed 设计

本文提出了一种改进的可逆通用n位比较器设计。本节中，我们提出了一个可逆I位比较器电路的设计。为了对现有设计进行改进，我们也设计了一个n位二进制比较器。首先，我们将比较器划分为三个部分：最高位单元、单比特大于单元、单比特等于单元和单比特小于单元。最后将这些三个单元级联，得到比较器逻辑。

4.1 I位可逆比较器电路设计

所设计的BJSS门可用作al位比较器，用于确定A等于B（AEB（A = B））、A小于B（ALB（A < B））以及A大于B（AGB（A > B））的结果。I位比较器真值表如表1所示。

表1：真值表

将I位二进制数作为输入A和B，连同两个常量输入一起提供给该门。图1显示了一位比较器门，其产生三个输出 AEB、ALB、AGB以及一个垃圾输出。

4.2 可逆最高有效位比较器电路的设计

最高有效位比较器单元考虑两个二进制数An、Bn的最高有效位，并提供两个恒定输入O。该电路产生的三个输出为：ALB（Rn）、AGB（Qn）和AEB（Pn）。随后，当这些输出传递到下一级时，对(n−I)位进行比较。如图2所示，所设计的电路仅包含一个BJS门，产生一个垃圾输出，且具有量子成本为六。

4.3 设计 可逆单比特大于或等于比较器单元

如下图所示，一种可逆单比特比较器单元设计由一个 HLN门、一个弗雷德金门和两个PG门组成。该设计采用二进制数A和B的第(n−1)位，并接收来自前一个最高有效位单元的输入Pn、Qn，然后产生两个输出：A等于B（Pn−1) 和 A大于B（Qn−1），用于指示二进制数A和B是否相等或其中一个大于另一个。图3a显示了框图，图3b分别显示了可逆单比特大于或等于比较器单元。

4.4 设计 可逆单比特小于比较器单元

LT单元的输入来自GE Cell的两个输出Pn−1（AEB）和Qn−1（AGB）。如果An−1小于Bn−1，则可通过ALB = (AEB⊕AGB)’计算得出。框图和设计分别如图4a和图4b所示。由于该电路需要两个FGs，因此其量子代价为二。

4.5 可逆比较器（2位）设计

设计一个可逆比较器（2位）包括：可逆MSB比较器、LT比较器（I位）和GE比较器（I位）电路，如图5所示。

4.6 设计 可逆 广义 n位比较器

所提出的设计如图6所示。It 由一个LT比较器（单比特）、一个MSB比较器和(n − 1)个GE比较器（单比特）组成。对于通用比较器，我们需要GE比较器单元的循环结构，针对 n位比较重复n−I次。所提出设计的算法如下所示。仿真结果如图7.a、7.b和7.c所示。在图7.a中显示了两个被比较的1位输入的仿真结果。类似地，两个被比较的2位输入和两个4位输入的仿真结果分别显示在图7.b & 7.c中。

ALGORITHM
1. 开始。
2. 输入一个最高有效位比较器电路。此模块的输出被视为第Ln级。
3. In[11] = An; In[12] = 0；In[13] = Bn；In[14] = 0；
4. 如果In[11] < In[13] ，则 In[03] = Rn = 1;
5. 否则如果 In[11] > In[13] 则 In[02] = Qn = 1；
6. 否则 If In[11] = In[13] 则 In[04] = Pn = 1 中，
7. 每个比较器的输入与输出为Ln和Ln−1 。
8. For j = n−1 到 1（循环构造）
- 取一个单比特GE比较器单元Cj。
- L[03] = C[01] ⊕ C[02] ⊕ 1；
9. 如果 j = n−1 成立，则
- Cj[11] = ln[04] = P1n,
- Cj[12] = ln[02] = Q1n,
- Cj[13] = An−1, Cj[14] = Bn−1,
- Cj[01] = P1n−1 = P1n * (Cj[13] ⊕ Cj[14])’,
- Cj[02] = Q1n−1 = Q1n + (P1n * (Cj[13] * Cj[11]))
10. Else
- Cj[01] = Cj[01] = Pjn−1,
- Cj[12] = Cj[02] = Qjn−1,
- Cj[13] = Aj, Cj[14] = Bj,
- Cj[01] = Pj = Pjn−1 * (Cj[13] ⊕ Cj[14])’,
- Cj[02] = Qj = Qjn−1 + (Pjn−1 * (Cj[13] * Cj[14]))
11. End if
12. 取一个单比特LT比较器单元。
13. L[11] = C[01], L[12] = C[02], L[13] = 1, L[14] = C[03],
14. L[02] = C[02],
15. 分配 AEB = L[01], AGB = L[02], ALB = L[03];

4.7 计算使用的门数量

为了计算门数量，我们对每个单元中的所有门电路进行计数。一个MSB比较器需要一个BJS门；一个GE比较器（单比特）需要一个HLN门、一个弗雷德金门和两个PG门；ALT比较器（单比特）需要两个费曼门。因此，所提出的n位比较器所需的总门电路数量由以下表达式给出：

$$
\text{NOG} = 1 + (n-1)(1 + 1 + 2) + 2 = 4n - 1
$$

4.8 计算延迟

使用Cadence 90nm CMOS技术分别计算三个单元的延迟。测得一个最高位单元和一个LT的延迟分别为0.402ns和0.086ns。因此，所提出的n位比较器所需的延迟由以下表达式给出：

$$
\text{Delay} = \text{Delay} {MSB} + (n-1) \times \text{Delay} {GE} + \text{Delay}_{LT}
$$

4.8. 功耗计算

所提比较器（n位）所需的总功耗由以下表达式给出，

$$
\text{功耗}(P) = P_{MSB} + [(n − 1) × P_{SB-GE}] + P_{SB-LT}
$$

4.9 垃圾输出

现在，所提出的比较器（n位）所需的总垃圾输出由以下表达式给出：

$$
\text{GO} = 1 + (n-1)×1 + 1 = n + 1
$$

4.11. 量子代价

所提出的n位比较器的量子代价为：

$$
\text{QC} = 6 + (n-1)×(2 + 1 + 2×1) + 2×1 = 18n - 10
$$

5. 不同广义N比特可逆电路的比较

表2：广义n位比较器的比较

*NOG = 门数量

6. 结论

功耗是超大规模集成电路工程师在设计电路时需要关注的主要参数。本文提出了一种用于n位比较器的算法，具有更低的功耗、更少的门电路和更高的速度。新型电路所需的门电路数量为(4n−I)，相比(7n − 4)[11,12], 和9n [13]；实现默认输出的方法所需门电路为(4n−3)，相比(5n−4)[11, 12], (6n−6)[13], (5n−4)[14] 和(5n−I)[16]。新型电路的量子代价为(18n−IO)。新型电路的功耗为(3.15n−2.734)，相比(4.35n + 0.772)[11,12], 降低了43.5%；同样，新型电路的延迟相比其他方法降低了44.22%[12, 13]。

在这些应用中，我们可以高效地使用该比较器，因为它在功耗和延迟性能方面优于其他电路。