Reqable抓取微信小程序数据

最新推荐文章于 2026-04-26 06:32:02 发布
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#微信小程序 #小程序
该文章已生成可运行项目，

一、Reqable抓包工具安装

要实现抓取小程序的数据，肯定需要对微信数据进行抓包，这里使用Reqable这款工具
Reqable官网
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  • 在官网点击下载
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  • 选择需要的版本下载即可，我这里使用的是免安装的Windows版本
  • 下载解压完成后点击Reqable.exe即可打开
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二、配置微信代理

  1. 打开微信先不要登录，点击右上角设置图标
  1. 开启代理，配置代理信息，这里的地址使用1270.0.1即可，端口使用Reqable的端口号，然后点击右边的启动

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三、实现对小程序数据抓取

1.小程序数据抓取的难点就是，找不到小程序的数据请求地址，这里连接上代理之后，在微信中打开个小程序，以微信读书为例，这时候Reqable收到了大量请求，有各种软件的，在左侧工作栏进行筛选，点击之后右侧的请求就全部都是微信的了
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2.发送的请求太多了不好查找，这里先右键调试按钮，点击清楚
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3. 双击一个请求即可看到请求地址、参数等详细信息
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4.爬取流程与正常爬虫爬取流程一致，只要有了地址和参数就可以了，这里不再赘述，

四、注意事项

某些应用在你开启Reqable的抓取之后，可能会影响正常访问(比如说火狐浏览器)，这时候你只需要在不抓取数据的时候关闭系统代理即可，抓包的时候再打开

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软件不使用的时候记得关闭代理，使用完毕记得把微信代理改回来

本文章已经生成可运行项目
IP核——PLL锁相环基本原理
hr_kunyiqingnian的博客
09-10 2012
介绍PLL分频和倍频原理
PLL实现倍频的核心原理
最新发布
qq_35006625的博客
04-26 613
PLL（锁相环）实现倍频的核心原理是通过闭环反馈系统将输入参考时钟频率乘以设定倍数。其关键模块包括：鉴相器比较输入与反馈信号相位差，环路滤波器稳定控制电压，压控振荡器(VCO)产生输出频率，反馈分频器通过分频比N决定倍频系数。工作流程分为相位比较、误差纠正和锁定三个阶段，最终实现Fvco=Fref*N的精确倍频。该技术广泛应用于微控制器时钟配置（如STM32）、FPGA高频时钟生成和精密测量等领域，通过调节分频比和优化环路设计，在保证低抖动的同时实现灵活的倍频功能。
PLL锁相环知识
luwb520的博客
11-11 9085
来自一个IC研发者介绍的锁相环(PLL）的介绍
PLL倍频原理
MOFEILXL的博客
12-23 2459
当锁相环处于锁定状态时，鉴相器（PD）的两输入端一定是两个频率完全一样但有一定相位差的信号。如果它们的频率不同（相位差变化），则在压控振荡器（VCO）的输入端产生一个控制信号使压控振荡器的振荡频率发生变化，最终使鉴相器（PD）的两输入信号（一个是锁相环的输入信号Vi, 一个是压控振荡器的输出信号Vo）的频率完全一样，则环路系统处于稳定状态。 基于此原理，如果在VCO之后，加一个分频器（n分频），在反馈回锁相环输入端，此时输出信号即为原来的n倍。 ...
PLL锁相环倍频原理
欢迎你来
10-06 2285
锁相环倍频原理
锁相环（PLL)，倍频器、分频器原理
weixin_44859524的博客
08-29 2万+
废话不多说，直接开干 锁相环原理 由一个基准频率振荡器（晶体振荡器），相位频率比较器，VCO（电压控制振荡器），回路滤波器组成。晶振产生频率为fr的时钟，与VCO产生的fo的时钟同时传入相位频率比较器中进行比较，产生比较结果以脉冲波的形式传入回路滤波器，回路滤波器通过低频将脉冲波转变为直流低压VR，传入VCO对fo进行控制，形成反馈控制电路。 当fr>fo时产生PD为正脉冲，VR变大，当fr<fo时，PD产生负脉冲波，VR减小，形成对fo的闭环控制，最终目的，是fo==fr。 倍频器 PLL
pll倍频原理
weixin_30632899的博客
04-25 1596
我们知道PLL可以输出一个几倍或几十倍参考时钟的时钟，这是怎么做到的呢？ 原来PLL里面的VCO在电压控制下可以输出一定范围内的各种各样频率的时钟，但VCO并不稳定，所以需要有参考时钟和反馈环路来控制PLL输出特定频率。 参考时钟只是用来跟输出频率进行比较，输出频率并不是由它倍频而来。 转载于:https://www.cnblogs.com/lybinger/p/10768872.html...
1.PLL的原理，怎样用它倍频
houshaoyun的博客
11-13 6911
PLL - PHASE-LOCKED LOOP 中文称锁相环, 简单来说就是用一个压控振荡器 (VCO - VOLTAGE CONTROLLED OSCILLATOR) 产生一个振荡频率, 经过 N 倍分频 (N - 包括 1 的正整数) 后在鉴相器上与被锁的已知频率比较, 比较结果波形通过低通滤波产生一个电压, 然后用这个电压控制 VCO 去改变振荡频率, 直到分频的振荡频率与已知频率相等并锁相...
锁相环PLL的倍频
In ShangHai | 分析技术的点点滴滴。
09-16 1万+
以前学STM32的时候就知道了倍频这个概念。开发板上外接8M晶振，但是STM32主频却能跑72M，这离不开锁相环（PLL）的作用。之后在使用FPGA的时候，直接有PLL这个IP核提供给我们使用，实现自己想要的频率。但是当我们使用的时候，锁相环倍频的原理我们清楚吗？下面就来简要分析下倍频的原理。 　　首先，我们需要了解下锁相环的组成。锁相环是由一个鉴相器（PD）、低通滤波器（LPF）和压控振荡器（...
锁相环（PLL）基本原理
nanxiqingyu的博客
07-09 2万+
偏移载波频率 fo 指定频率 fm 下1 Hz带宽内功率与频率 fo 振荡器信号功率之比（相对于载波功率的功率谱密度），单位：dBc/Hz。
锁相环PLL的工作原理
qq_43418840的博客
11-26 5269
一、PLL和DLL的区别 （一）、PLL原理 PLL（Phase Locked Loop），生成时钟的核心部分是压控振荡器（Voltage-Controlled Oscillator，VCO）。它是可根据输入的电压调整输出频率的振荡器，如下图所示。 它的基本原理是通过负反馈形成闭...
锁相环实现倍频
m0_74197112的博客
12-05 2883
PLL用一个压控振荡器 产生一个振荡频率, 经过 N 倍分频 (N - 包括 1 的正整数) 后在鉴相器上与被锁的已知频率比较, 比较结果波形通过低通滤波产生一个电压, 然后用这个电压控制 VCO 去改变振荡频率, 直到分频的振荡频率与已知频率相等并锁相. VCO-分频器-鉴相器-低通滤波器-VCO 形成环路 LOOP. 当分频数 N>1 时, 振荡频率为已知频率的 N 倍, 成为 N 倍频电路.是通过反馈来确保频率的稳定吗？晶振产生频率为fr的时钟，与VCO产生的fo的时钟同时传入相位频率。
锁相环PLL --原理浅析
weixin_46151516的博客
03-28 3万+
1.什么是锁相环 锁相环电路是使一个特殊系统跟踪另外一个系统，更确切的说是一种输出信号在频率和相位上能够与输入参考信号同步的电路，它是模拟及数模混合电路中的一个基本的而且是非常重要的模块。 2.锁相环的基本理论 2.1 锁相环的工作原理 锁相环作为一个系统，主要包含三个基本模块：鉴相器(Phase Detector：PD)、低通滤波器(LowPass Filter：LPF)，亦即环路滤波器(L00P Filter：LF)，和压控振荡器(Voltage Controlled Oscillator：VCO)。
【学习笔记/PLL】锁相环PLL线性模型理论分析
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m0_57592021的博客
06-18 3万+
本文参考了拉扎维、Sam palermo等学者的教材、文章，简略的总结了PLL线性模型下的噪声传递函数，欢迎各位同学批评指正。
锁相环（PLL）的原理
weixin_53126442的博客
04-28 1万+
压控振荡器能够根据环路滤波器输出电压的控制，将振荡器的频率向输入信号的频率靠拢，直到两者的频率相同，使得VCO的输出信号和输入信号的相位保持一定，从而达到相位锁定。在实际电路中，压控元件一般由变容二极管构成，环路滤波器输出的电压加到压控振荡器回路上的变容二极管上，使得变容二极管的结电容发生改变，从而使振荡器的频率发生改变。锁相环在工作过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压相位被锁定，此即为锁相环名称的由来。
PLL（锁相环）工作原理
硅农深芯的博客
12-22 1414
锁定：当VCO输出频率恰好等于N × f_ref时，反馈回鉴相器的信号频率（f_out/N）与参考信号频率（f_ref）相等，相位差保持恒定。比较输入参考信号（如外部晶振时钟）与反馈信号的瞬时相位差，输出与相位差成正比的误差电压 uD(t)（模拟乘法器实现时，输出为两信号乘积的高频和频分量与低频差频分量之和）在频率合成器中，VCO输出经分频（分频比 N）后反馈至PD，使输出频率 fo=N⋅fref（fref为参考频率）输入信号频率 ωi≠ωo，相位差 θe(t) 时变，PD输出动态误差电压。
单片机为什么要倍频：原理与应用
hello
03-09 1193
倍频（Frequency Multiplication）是指通过特定的硬件电路（如锁相环 PLL，Phase-Locked Loop）将单片机的输入时钟频率（通常来自外部晶振或振荡器）提升到更高的频率，作为单片机内部的工作频率。比如，一个外部晶振提供 8MHz 的频率，经过倍频后，单片机可能运行在 32MHz 或更高的频率上。
深入浅出锁相环（PLL）的原理
m0_67400176的博客
08-11 5399
锁相环（PLL）是一种通过闭环反馈实现 “输入信号与输出信号频率 / 相位同步” 的控制电路，其，最终实现两者的 “锁定”。下面从和。
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