Xilinx FPGA嵌入式开发（五）- XPS中的Uart(Lite)模块

端口说明：

RX、TX为收发端口，Interrupt为中断输出端口，如果通过设置CTRL_REG寄存器相应位使能中断，当接收FIFO收到有效数据或发送FIFO从非空变空，即最后一个数据发送出去时，中断产生。

C_SPLB_CLK_FREQ_HZ为PLB总线时钟，根据此时钟选取可使用的波特率。例如总线时钟为10MHz，如果选取波特率115200，那么串口采样时钟应该为16*115200=1.8432MHz（16倍采样），而[10/1.8432]四舍五入得整数5，因此实际采样时钟为10/5=2MHz，此时波特率错误率为(1.8432-2)/1.8432=-8.5%，超出了大多数串口能接收的容限，因此不能选此波特率。对于此IP模块，波特率错误率应控制在3%以内。

C_SPLB_P2P设置总线拓扑类型，目前只支持共享拓扑，即设为0。

C_BASEADDR必须是地址空间的倍数，地址空间(C_HIGHADDR - C_BASEADDR + 1)必须是2的整数幂，最小