quest_ni的博客

对于代码中出现的加法，减法,一定要想办法优化掉！！！ 虽然网上有很多大佬都有在说要尽量减少寄存器的位数，但加法器产生的延迟比移位大多了！！！例如仅有24种变化的变量，可以设置为：1. [5:0] a ;每一种变化自加减1；2. [23:0]b ;每一种变化左移移位或者右移一位。测试结果：第二种方式的延时比第一种小ting...

最近在尝试优化一份代码的时序，其实个人对于时序优化还处于一知半解的状态。仅以此文记录一些自己感觉有效的或无效的方法。 其实说到底，本人所验证的方法主要还是来自网上的各种大佬的博客。 首先，我们要知道，衡量一个FPGA系统设计的两个重要指标是吞吐量和延迟。吞吐量指系统每一个时钟周期内能够处理的数据数量，而延迟则指数据从输入系统到输出系统总共所需要的时间。 由于我是通过综合的结果来判断时序优化是否成功，所以，我所理解的时序优化就是减少综合之后产生的违例，分为setup违例和...

分频，简单来说就是根据输入时钟，使用计数器计数输入时钟的上升沿个数或者时钟下降沿个数，而后在你想设置分频数的位置进行输出信号的高低电平翻转，以此实现将输入信号的高频率信号转变为低频率输出信号。下面介绍分频的两种方式，原理都是一样的，只是代码编写略有不同。1.常规操作，手动将分频系数除以2 在此处进行设置分频系数时，可手动除以2，例如设置的分频系数为4，则此处的div直接设置成2即可。module fenpin( clk, //sy...