FPGA学习之路(五)之锁相环倍频(PLL)探究

最新推荐文章于 2026-04-26 06:32:02 发布
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本文探讨了FPGA中PLL的原理与应用，通过Altera Cyclone IV FPGA的实例，详细解析了PLL的配置与使用，包括PLL核心数量、最大倍频及内部时钟树的特性，展示了Verilog代码实现及测试结果。

写在前面

今天时间还早QAQ，继续研究研究FPGA的锁相环倍频(PLL)。之前在做松果派ONE的时候，上面的swm320vet7内部带有一路PLL，最高支持output 120Mhz的时钟，而且外设可根据管脚奇偶数自由映射，当时就觉得贼有FPGA的感觉，哈哈哈。

PLL原理

PLL的原理就不多说了，反正用的IP Core,直接wire一下就行。不过看到一篇对于PLL原理介绍比较清晰的博客，分享给大家，想要深入了解的同学，可以点进去看看。(链接:https://blog.csdn.net/leoufung/article/details/50268031)

FPGA的PLL特性

我用的是Altera(未被intel收购前)的cyclone IV EP4CE15F23C8N 芯片。先来看看Data sheet上怎么吹它PLL特性的。

首先，是一张PLL结构图

在这里插入图片描述

其次是一些NOTE

在这里插入图片描述

然后是它的输出结构

在这里插入图片描述

最大PLL输出频率

其实看了上面的DataSheet，对我们实际编程参考

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