用Python写Verilog(非HLS)

最新推荐文章于 2026-05-13 14:29:57 发布
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#Python #Verilog #FPGA
本文介绍了如何使用Python的MyHDL库将Python代码转换为Verilog，从而实现FPGA设计。MyHDL并非高层次综合工具，而是一个Verilog仿真器，允许开发者利用Python的便利性进行仿真和查看波形。尽管存在一些限制，如仅支持@always_seq和@always_comb语句块，且不完全支持某些Verilog特性，但总体来说，Python MyHDL简化了Verilog编写过程。作者分享了使用MyHDL编写FPGA以太网MAC的经验，并提供了代码链接。

前段时间玩Python的时候好奇, 既然Python这么强大, 那么能不能用Python来写Verilog呢?然后就上Bing搜了一下, 发现了MyHDL这个Python的扩展包, 似乎真的可以用Python来写Verilog, 已经有牛人把这个轮子造出来了.

略作了解后发现, MyHDL不是高层次综合, 它实际上是用Python的一些功能实现了一个Verilog仿真器, 能对用Python写的仿Verilog语言进行仿真, 并把Python代码翻译成Verilog. 省事的地方在于Python的简洁,以及可以很方便的看波形,还有可以和其它Python代码结合来进行仿真输入和查看仿真结果. 比如写图像处理的模块就很容易把图像输入进行仿真然后查看结果.

在Python MyHDL环境下仿真测试好的代码,翻译成Verilog后就可以直接拿去编译使用了,可以不需要再到ISE或Vivado中去仿真.也就是说MyHDL的仿真和翻译结果都是没有问题的.通过做这个项目俺已经能确认这一点. MyHDL的作者Jan Decaluwe是个设计芯片的工程师,用MyHDL设计过芯片, 所以在正确性上是没有问题的.

  • 使用Python MyHDL有以下几点需要注意,:

实际上只有@always_seq, @always_comb这两个语句块可用, 虽然MyHDL也支持assign, 但在翻译成Verilog时似乎会出问题, 所以就不要写assign了,全部用@always_comb.

在用@always_comb时, 如果你在一个@always_comb块中既赋值了一个信号,又引用了这个信号,MyHDL会报错. 这个问题不大, 可以再写一个@always_comb块

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Pyverilog 用于Verilog HDL的基于Python的硬件设计处理工具包 版权所有2013，高前田山崎新也及其贡献者 执照 Apache许可2.0（ ） 出版物 如果您在研究中使用Pyverilog，请引用以下论文。 Shinya Takamaeda-Yamazaki：Pyverilog：用于Verilog HDL的基于Python的硬件设计处理工具包，第11届应用可重构计算国际研讨会（ARC 2015）（海报），计算机科学讲座，第9040/2015卷，第451- 460，2015年4月。 @inproceedings{Takamaeda:2015:ARC:Pyverilog, title={Pyverilog: A Python-Based Hardware Design Processing Toolkit for Verilog HDL}, author={Takamaeda-Yamazaki, Shinya}, booktitle={Applied Reconfigurable Computing}, month={Apr}, year={2015}, pag
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