基于Hyperlynx VX.2.5 的DDR3仿真之三：Preparing for Simulation

仿真前还需要一些准备工作。

比如一些模型的分配等。
经过网络模型的添加，发现一个问题，zynq的器件模型中没有具体引脚的相关模型参数。由于在DDR布线时，vivado会生成一个有引脚延迟的.csv文档，截图如下:

        而ddr仿真时hyperlynx中的模型分配，以及xilinx官网上下载的ibis模型文件中并不包含这些参数，ddr仿真时存在问题的。所以这里有个迷惑，了解到vivado还可以生成定制的ibis模型文件。参考Vivado Design Suite User Guide Vivado Design Suite User Guide中Generating IBIS Models一节，但是生成ibis模型之前需要完成相关项目的实现（implementation），获取到网表和实现信息后方可导出ibis。

        这里需要转而熟悉vivado的相关操作。也看看有无碰到同样问题的朋友，交流一下。