使用MATLAB对VIVADO工程进行simulink仿真

前言：

• 以前我的FPGA工程都是自己编写TESTBENCH进行仿真，不过有几个缺点：
  1，随着工程的复杂程度，需要编写的TESTBENCH也越来越复杂，工作量太大。
  2，输入信号不好模拟，只能生成一些比较标准的信号。复杂信号的产生也是需要很大的工作量。
  最近发现MATLAB和XILINX官方有合作的simulink，可以很方便地对VIVADO工程进行仿真，就把自己做的一个小工程拿来练习了一下。

1. 我用的是MATLAB2018，首先打开里面的simulink，如下所示：

2. • 新建一个.SLX文件，并且把VIVADO里面的.V文件复制到同一个目录下，然后在TOOL里面的libiary里面找到xilinx的资源库，使用里面的black box。
     

3. 会让你选择使用哪一个.V文件，确认后会自动生成端口，并在文件夹里面生成一个.m文件。对了，我是用VERILOG写的，要求里面不能有大写字母和某些关键字，不然会报错。（虽然VIVADO能编译通过）
   
   4.先写了一个很简单的代码实验一下，已经成功输出波形。输入只有一个触发信号，输出了一个计数器和一个固定数，我理解的是黄色的那个IN,OUT端口相当于AD和DA，把输入转换成数字信号送给FPGA，再把输出转换成模拟信号显示