手把手教你用Cadence Virtuoso设计折叠式共源共栅放大器（0.18μm工艺实战）

0.18μm工艺下折叠式共源共栅放大器的实战设计指南

在模拟IC设计领域，放大器电路是实现信号处理功能的核心模块之一。对于需要中等增益、较大输出摆幅的应用场景，折叠式共源共栅（Folded Cascode）结构凭借其独特的性能优势成为工程师们的常用选择。本文将基于Cadence Virtuoso平台，详细讲解如何在0.18μm工艺下完成一个完整的折叠式共源共栅放大器设计流程。

1. 工艺选择与设计准备

0.18μm CMOS工艺是目前模拟IC设计中广泛采用的成熟工艺节点，它在性能、成本和功耗之间提供了良好的平衡。在开始设计前，我们需要充分了解工艺特性对电路性能的影响。

关键工艺参数获取方法：

1. 在Virtuoso中创建测试电路，包含NMOS和PMOS基本结构
2. 通过DC仿真提取阈值电压(Vth)、跨导效率(gm/Id)等参数
3. 使用AC仿真获取本征增益(gm·ro)和截止频率(ft)

注意：不同晶圆厂提供的0.18μm工艺PDK可能存在细微差异，设计前务必确认所用工艺的准确参数。

典型0.18μm工艺参数参考值：

2. 电路架构分析与选择

折叠式共源共栅结构相比传统套筒式结构，在输出摆幅方面具有明显优势