手把手教你用0.18μm工艺设计折叠式共源共栅放大器（附Cadence仿真步骤）

最新推荐文章于 2026-05-30 14:26:59 发布

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从零到一：基于0.18μm工艺的折叠式共源共栅放大器实战设计

模拟集成电路设计，尤其是高性能放大器的设计，常常被初学者视为一座难以逾越的高山。那些教科书上的公式、工艺库里的参数、仿真器中的波形，似乎总隔着一层迷雾。今天，我们不谈空泛的理论，而是聚焦于一个具体的目标：用主流的0.18μm CMOS工艺，亲手设计出一个性能达标的折叠式共源共栅放大器。我会带你走一遍我从新手时期摸索过来的完整路径，分享那些在仿真中反复调试才悟出的“手感”和容易踩坑的细节。无论你是正在完成课程设计的学生，还是希望夯实基础的初级工程师，这篇文章都将是一份详尽的“作战地图”。

1. 设计起点：明确目标与选择战场

在动笔画第一个晶体管之前，我们必须清楚地知道要设计一个什么东西，以及它需要在什么样的“战场”上作战。这直接决定了后续所有结构选择和参数计算的走向。

设计指标是我们的终极考核清单。假设我们这次需要设计一个用于中高速、中精度模拟信号处理模块的运算放大器，其核心指标如下：

工艺：0.18μm CMOS
电源电压 (VDD)：1.8V
直流开环增益 (Av)：> 80 dB
单位增益带宽 (GBW)：> 100 MHz
负载电容 (CL)：2 pF
输出电压摆幅 (Output Swing)：> 1.2 V (峰峰值)
相位裕度 (Phase Margin)：> 60°
压摆率 (Slew Rate)：> 50 V/μs

拿到这份清单，第一个决策就是：选择哪种放大器结构？对于单级放大器，我们有几个经典候选：简单的共源放大器增益有限；套筒式共源共栅增益高但输出摆幅小。我们的指标同时要求高增益和大摆幅，这几乎直接指向了折叠式共源共栅结构。它通过“折叠”电流路径，牺牲了一点增益（相对于套筒式），但换来了更大的输出信号摆幅空间，正好在我们的指标权衡范围内。

注意：选择PMOS还是NMOS作为输入对管？这里有一个实用的经验。在0.18μm工艺中，PMOS管的闪烁噪声通常优于NMOS管。对于注重低频噪声性能的应用，选择PMOS输入对管是更稳妥的起点。本例中我们将采用PMOS输入对管。

确定了结构，接下来就要深入工艺库，获取设计的“原材料”信息。

2. 工艺库探秘与核心参数提取

工艺库文件（PDK）是设计和仿真的基石。在Cadence Virtuoso中，我们不仅需要调用器件符号，更重要的是从中提取用于手算的关键参数。这一步做扎实了，后续计算才不会建立在空中楼阁上。

我们需要的关键工艺参数主要包括：

Cox：单位面积栅氧电容，用于计算跨导和电流。
μn, μp：电子和空穴迁移率。
Vthn, Vthp：NMOS和PMOS的阈值电压。
λn, λp：沟道长度调制系数，影响输出电阻。

一个高效的方法是，在Virtuoso中搭建一个最简单的测试电路，例如一个二极管连接的MOS管，通过DC仿真直接查看其工作点参数。更系统的方法是使用工艺库提供的model file，并结合一些脚本或计算工具来获取这些参数。为了本次设计，我们假设从工艺库中提取出以下典型值（实际设计请务必以你的PDK数据为准）：