基于 Verilog 的经典数字电路设计（10）三态门

基于 Verilog 的经典数字电路设计（10）三态门

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• 引言
• 🌏 一、三态门的 Verilog 代码实现和 RTL 电路实现
• 🌏 一、三态门的 RTL 电路实现

引言

  三态门（Triple-State Gate）亦称 “三态输出门”、“三态门输出电路”，是一种重要的总线接口电路，具有高电平、低电平和高阻抗三种输出状态的门电路，不过我们通常在设计中比较少见。

  三态指其输出既可以是一般二值逻辑电路，即正常的高电平（逻辑 1）或低电平（逻辑 0），又可以保持特有的高阻抗状态，高阻态相当于隔断状态（电阻很大，相当于开路）。

🌏 一、三态门的 Verilog 代码实现和 RTL 电路实现

module Tri(
    input din,
    input en,
    output reg dout
    );

    always @(din or en)
        i