基于 Verilog 的经典数字电路设计（11）串入串出器

基于 Verilog 的经典数字电路设计（11）串入串出器

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• 引言
• 🌏 一、串入串出器的 Verilog 代码实现
• 🌏 二、串入串出器的 RTL 电路实现

引言

  串入串出器，即没有读满写满标志、读使能写使能标志等等的简化版 FIFO。虽然这个在电路中实际应用不是很大，但是通过一定的功能延伸之后，就是非常重要的行缓存或者窗口计算原理，例如 Sobel 算子以及卷积操作等等，这个后续会讲的。

🌏 一、串入串出器的 Verilog 代码实现

module Serial2Serial(
    input Clk,
    input din,
    output dout
    );

   reg [3:0] databuff = {4{1'b0}};// 表示 4 bits 缓冲通道

   always @(posedge Clk)
      databuff  <= {databuff[2:0], din};

   assign dout = databuff[3];

endmodule

🌏 二、串入串出器的 RTL 电路实现