逻辑设计抽象与描述

一、前言

在集成电路出现之前，对于产品的设计人员来说往往需要分立的门电路进行，这种设计方式不仅效率低而且功耗也大。随后出现集成电路，初期的集成电路规模小，集成电路的设计往往也是依赖于集成电路设计人员逐一对门电路进行设计并布局布线。为了提高设计效率，人们开始对集成电路设计进行设计抽象和表达，为此Daniel D. Gajski在1983年提出了Y-chart ${}^{[1]}$对集成电路设计进行分级抽象；同时也出现了Verilog、VHDL等硬件描述语言，为此大规模的集成电路设计成为可能。抽象描述的好处，就是当低层次的基础做好之后，高层次的设计人员就能直接复用（类似软件设计中调用底层函数一样）。集成电路的设计和FPGA的设计基本都在RTL级进行设计，这也是很多地方把verilog或VHDL代码称为RTL的原因。

[TIPS]
集成电路的设计和FPGA的设计基本都在RTL级进行设计，这也是很多地方把verilog或VHDL代码称为RTL的原因。区别在于集成电路的设计是依赖于芯片制造商提供的对应工艺节点的标准单元库，而FPGA的设计是依赖于FPGA内部提供的CELL(例如CLB/RAM/IO/IP等)。

二、设计抽象

对于Y-chart抽象方式如下图所示：

其主要是从三个角度（结构，功能，几何）分级对设计层次进行描述。

[NOTE]
综合:从某一个表达模式转为另一中表达模式的过程就叫做综合。对于IC设计来说，综合就是将RTL级的表达转换成标准单元库的过程；对于FPGA设计来说，综合就是将RTL级的表达转换成FPGA内部CELL的过程。问题1解答
RTL：寄存器传输级，在设计抽象中的一个中间层级。

人们也常使用以下五个抽象层级：

上图中的module级，也就是对应RTL级，换了一个说法而已。
本合集主要关注门级和电路级进行分析，不会对更底层的Layout层（MOS管）进行模拟分析。

三、硬件描述语言

对设计进行抽象之后就出现了对应的硬件描述语言用以实际对电路进行高层次的描述，硬件描述语言现在基本就两种Verilog/Systemverilog和VHDL。笔者主要使用Verilog/Systemverilog，后续的参考代码主要也是以Systemverilog为主。这硬件描述语言的语法和并行的特点，这里就不展开。主要想说的就一点硬件描述语言并不跟RTL完全对等的，比如Verilog也是可以在门级层次进行描述设计的。
后续可能会写一点关于Verilog/Systemverilog的一些语法特点和开发技巧。

四、总结

这这篇文章中主要讲解了IC设计和FPGA设计的五层抽象和硬件描述表达，了解综合和RTL这两个词的来源和含义，对逻辑设计有个整体上的认识。

[TIPS]
有一些术语可能由于翻译或者其他的原因跟大家原来接触的不一样，但是了解含义即可。国内外的人都喜欢造新词，以凸显创新，本质都是差不多的意思（以可编程逻辑块举例，每家厂商都会造一个词，Xilinx叫CLB/Altera叫LAB/紫光同创叫CLM/安路叫PLB，但其本质说的都是一个东西）。

[1]：Guest Editors’ Introduction: New VLSI Tools