基于CNTFET的低功耗绝热逻辑设计

基于碳纳米管场效应晶体管技术的低功耗绝热逻辑电路设计与分析

1 引言

为了实现更高的密度和性能，晶体管尺寸的缩小正在持续进行，这导致器件内部出现各种类型的漏电流。碳纳米管场效应晶体管（CNTFET）是一种能够缓解这些漏电流的器件。在深亚微米范围中，静态功耗是一个需要最小化的关键问题，因为诸如手机、多媒体设备等设备个人笔记本依赖于电池供电，而电池的电力有限。随着设备尺寸的缩小，由于在片上系统（SoC）上集成了数以百万计的晶体管，以及深亚微米范围内的漏电流增加，功耗也随之上升，研究人员正在设计的不同层次上探索各种功耗最小化方法[6, 21]。CMOS电路中的总功耗由动态功耗和静态（漏电）功耗组成 [7]。降低电路中的电源电压是减少动态功耗和短路功耗最有效的方法，但这会增加传播延迟；因此，由于设计的速度约束，关键路径的供电电压不会被改变[20, 21]。

绝热电路设计的主要目的是减少在CMOS设计中充放电过程中的能量损耗。负载电容的充放电需要时间，因此转换变慢，从而导致绝热电路内部无热量发射。这是通过使用交流电源而非直流电源，在特定的绝热阶段对负载电容进行初始充电，然后将其放电以恢复所供电荷来实现的。所使用的交流电源是恒定充电电流源，即线性电压斜坡。如果恒流源在时间周期T内输送电荷(Q= CV _DD ) ，则在沟道电阻R上耗散的能量为

$$
E = I^2RT = \left(\frac{CV_{DD}}{T}\right)^2 RT = \frac{RC}{T} CV_{DD}^2
$$

其中 $V_{DD}$ 为供电电压，$R$ 为场效应管电阻，$C$ 为节点电容。由上述公式可知，当 $T$ 线性增加时，功耗将减小。如果 $T$ 远大于 $RC$，则能量耗散将接近于零，这正是绝热开关的原理所在。与CMOS逻辑相比，绝热逻辑是一种更优的选择；在深亚微米范围内，CNTFET相较于MOSFET（包括鳍式场效应晶体管（FinFETs）[7]）是一种更优的替代方案。

基于碳纳米管的场效应晶体管（CNTFET）由于其准弹道输运能力、可忽略的温度依赖性、高载流子迁移率、高电流密度，以及易于与高介电常数材料集成和良好的制造可行性，是替代硅基MOSFET的最佳材料[2, 12]。CNTFET具有更低的固有栅延迟、能耗、f电流和可变阈值，可用作器件中的多阈值电压晶体管。单壁碳纳米管（SWCNT）由单层石墨烯片卷曲而成，而多壁碳纳米管（MWCNT）则由多层石墨烯片卷曲形成。碳纳米管具有完美结晶的石墨烯结构，包含强共价C–C键，是迄今为止测试过的最强材料[19]。

本论文的目的是比较采用MOS、FinFET和CNTFET等技术构建的绝热电路中的平均功耗。本文其余部分组织如下：第2节和第3节研究CNTFET的基本结构，并讨论现有绝热电路的工作原理。第4节描述了提出的ON–OFF‐DCDB‐PFAL绝热电路，用于功耗抑制。第5节为结果与讨论，此处分析平均功率，延迟、PDP 和 EDP 通过基于碳纳米管场效应晶体管的绝热电路进行计算。最后，第5节给出了结论。

2 碳纳米管场效应晶体管

碳纳米管（CNT）由石墨烯片卷曲而成。根据CNT的同心层数，可分为单壁或多壁碳纳米管；根据卷曲方向向量a1和a2 （也称为手性），碳纳米管可表现为金属性或半导体性。手性指数（m, n）用于标识石墨烯片的卷曲方向，如图1所示。当 m= n，或差值（m−n）= 3 k（其中k为整数）时，碳纳米管为金属性；否则表现为半导体性材料[10, 18]。导电性或金属性碳纳米管用作芯片上的连接导线，而半导体性碳纳米管则用作晶体管的沟道，包括单壁碳纳米管（SWCNT）和多壁碳纳米管（MWCNT）沟道。碳纳米管的直径由公式(2)给出[11]

$$
D_{CNT} = \frac{a\sqrt{m^2 + n^2 + mn}}{\pi}
$$

其中 $m$ 和 $n$ 为碳纳米管的手性指数，$a$ 为晶格常数（2.49 Ǻ）。碳纳米管场效应晶体管的顶视图如图2所示。碳纳米管场效应晶体管栅极的宽度 $(W_{gate})$ 通过公式（3）计算[11]

$$
W_{gate} \approx \max(W_{min}, N \times \text{Pitch})
$$

其中Pitch是同一栅极下两个相邻SWCNT中心之间的距离，W _min 是最小栅极宽度，N 是纳米管数量。

CNTFET的结构布局与传统的MOSFET大致相同，只是源极和漏极区域之间的沟道被纳米尺度的碳纳米管所取代。源极和漏极区域为重掺杂，并通过重掺杂的碳纳米管相互连接。在碳纳米管上方采用高‐k介电层（如二氧化锆 （ZrO ₂ ）和二氧化铪（HfO ₂ ））形成栅氧化层；然后，在该介电层上形成金属栅极连接。衬底被一层较厚的绝缘SiO ₂ 层完全覆盖。单个CNTFET沟道由多根平行排列的碳纳米管构成，其排列宽度与栅极宽度一致。碳纳米管具有这样的特性：其能隙(E _g )与其直径成反比，因此可以通过改变碳纳米管的直径来调节其带隙。CNTFET的阈值电压(V _TH )可近似为碳纳米管带隙的一半[9, 24]即

$$
V_{TH} = \frac{E_g}{2q} = \frac{1}{\sqrt{23}} \frac{aV}{qD_{CNT}}
$$

其中 $V = 3.033\,\text{eV}$ 为碳‐碳键能，$q$ 为电子电荷，代入这些常数后，方程可简化为

$$
E_g = \frac{0.872}{D_{CNT}}, \quad V_{TH} = \frac{0.436}{D_{CNT}}
$$

其中 $D_{CNT}$ 的单位是纳米，如表1所示。因此，通过改变碳纳米管的直径，可以改变阈值电压，同时碳纳米管的能隙也会发生变化，并影响ON器件的电流也受到控制。增大碳纳米管的直径会降低阈值电压并增加导通电流，因为沟道的子能带变得更接近，并且有更多的子能带可以向费米能级移动 [18, 24]。碳纳米管场效应晶体管的阈值电压对直径的依赖性可实现基于碳纳米管场效应晶体管电路的多V _TH 实现，这是碳纳米管最强大的特性之一。一旦根据需要确定了直径，并将纳米管的间距固定在最优值，则为了增加器件中的电流，必须增加沟道中纳米管的数量。但如果碳纳米管的间距较小，则碳纳米管场效应晶体管的封装密度较高，因为当纳米管彼此靠近时，相邻纳米管会遮蔽栅极电场线，从而导致导通电流减小[16]。因此，找到了纳米管数量的最优解。

CNTFET的另一个独特特性是，p型沟道和n型沟道具有大致相同的迁移率，因为在相同尺寸下的导通电流和关断电流是相同的[18, 25, 28]。这是由于在费米能级附近较小能量范围内，CNT能带结构具有电子‐空穴对称性。由于两种类型的CNTFET能够提供相似的电流，因此n型沟道和p型沟道CNTFET无需进行尺寸调整即可输出相同的电流。

3 绝热逻辑技术

许多电路技术，如多阈值技术[7]和亚阈值电路[6]已被引入以降低动态功耗。在本节中，描述了绝热逻辑的原理，以降低电阻的峰值供电电流[14]。绝热开关的主要目的是减少晶体管充放电过程中的能量损耗。

术语“绝热”源自“热力学”，描述的是一个不与环境发生能量交换的过程，因此不会因耗散而产生能量损耗；而在半导体器件中，不同节点之间的电荷转移则是能量交换的过程。因此，可以采用不同的技术来最小化由于电荷转移造成的能量损耗。虽然完全绝热操作是电路运行的理想状态，但在实际情况下，部分绝热操作能够在不过多增加复杂性的前提下提供可接受的性能[4, 27]。

3.1 绝热逻辑家族

绝热电路有两种基本类型；本文重点研究其中一类，即部分能量回收绝热电路。在部分绝热电路中，部分电荷被转移到地。这类电路具有简单的架构和电源时钟系统。当电流流过非理想开关时会产生绝热损耗，该损耗与电源时钟的频率成正比[3, 4, 15]。

部分/准绝热方法包括：
- 高效电荷恢复逻辑（ECRL）
- 2N–2N2P 绝热逻辑
- 正反馈绝热逻辑（PFAL）
- NMOS能量恢复逻辑（NERL）

3.2 绝热逻辑阶段

通常，四相绝热电路的工作[1, 5, 22]过程包括评估、保持、恢复和等待。相邻相位之间的相位差为周期的四分之一。绝热缓冲器结构由两个交叉耦合的P型碳纳米管场效应晶体管和两个N型碳纳米管场效应晶体管组成。N型碳纳米管场效应晶体管决定晶体管的放电过程，称为评估逻辑，而P型碳纳米管场效应晶体管用于给绝热逻辑充电。此外，如图4[13]所示，描述了被称为时钟的绝热梯形波形的四个相位的时序。

评估 (E) 在评估阶段，输出根据输入进行评估，且在此阶段电源时钟从零上升至 $V_{dd}$，该信号称为 $V_{EVF}$ 信号，其中 $T_{EV}$ 是评估持续时间，RC 为 RC时间常数。

$$
V_{EVF} = V_C(T_1) = V_{DD} - \frac{RC}{T_{EV}} V_{DD}(1 - e^{-T_{EV}/RC})
$$

保持（H） 在保持阶段，输出保持稳定，以为后续级提供输入，且电源时钟在此阶段保持高电平。其中 $T_H$ 是保持阶段的持续时间。在最坏情况下，电容器在保持阶段之后未完全充电，我们引入 $V_{HF}$ 表示在 $T_2$ 时刻的电容器电压。

$$
V_{HF} = V_{DD} - (V_{DD} - V_{EVF})e^{-T_H / RC}
$$

恢复（R） 之后，电源时钟从 $V_{DD}$ 开始下降至零，此阶段称为恢复阶段。在此阶段，负载电容中的电荷被回收。

$$
V_{RECF} = \frac{RC}{T_{REC}} V_{DD}(1 - e^{-T_{REC}/RC})(V_{DD} - V_{HF}) e^{-T_{REC}/RC}
$$

由于在恢复阶段结束时电容器可能未完全放电，我们引入 $V_{RECF}$ 作为 $T_3$ 时刻的电容电压。

等待（W） 由于插入等待状态可以使电源时钟具有对称性，从而更容易生成电源时钟，并且输入信号在此阶段得以预评估，因此插入了等待状态。等待阶段发生在 $T_3$ 和 $T_4$ 之间。最后，在等待时间内电容器被完全放电。与其他相位的不同之处在于，由于复位操作是确保栅极逻辑功能所必需的，最终的电容电压为零。如果函数结果为逻辑状态‘1’，则电容电压将跟随 $V_\Phi$；否则，它将保持为零。

图5 显示了 32纳米N型MOS、SG模式FinFET、LP模式FinFET 和 CNTFET 的 I–V 特性。仿真结果表明，CNTFET 的 $I_{ON}$ 比 MOSFET 更高，从而提供了比 MOSFET 更强的驱动强度；此外，CNTFET 的漏电流 $I_{OFF}$ 低于 MOS 和 FinFET，因而能更好地抑制漏电流。因此，CNTFET 实现了更快的开关速度，适用于高频应用。

最常见的绝热逻辑包括2N2P、2N2N2P、PFAL和DCPAL，如图6所示。在2N2N2P逻辑设计中，通过增加两个N型碳纳米管场效应晶体管与P型碳纳米管场效应晶体管构成两个交叉耦合反相器，以提高输出逻辑的稳定性，同时不降低电路性能。PFAL同样具有由两个交叉耦合反相器组成的锁存元件，类似于2N–2N2P[23]。两者之间的基本区别在于，在PFAL中，功能N模块与 P‐CNTFET并联，而在2N–2N2P中，功能模块位于下部并与N‐CNTFET并联。PFAL的优势在于与其他类型相比功耗更低。由于功能模块与传输用 P‐CNTFET并联，当节点电容充电时，充电路径的等效电阻相对较小。在 DCPAL中，下拉网络（PDN）中增加了一个门控N‐CNTFET，有助于抑制漏电流。因此，通过不同的现有绝热电路设计[1, 8, 17]实现了动态功耗的降低。

所提出的电路受PFAL电路影响，因此是对PFAL的改进。PFAL是一种使用一对交叉耦合反相器构成的双轨逻辑家族。电压通过时钟提供。如图6c所示，该逻辑使用连接在时钟和输出之间的N型碳纳米管场效应晶体管器件构成。这些N型碳纳米管场效应晶体管接收互补输入，从而在电源时钟与有效输出之间形成低电阻。无效路径则呈现高阻抗。只有当这两点之间的电压差足够大时，才执行操作。通过该技术，我们可以利用反向流动的数据恢复输出，从而减少由于泄漏造成的功率损耗。

在理想绝热系统中，损耗 $E$ 由公式(1)给出，即 $E = 2(RC/T)CV_{DD}^2$，但将器件尺寸缩小至亚‐μm 范围会导致额外的损耗机制。随着持续的尺寸缩小，漏电流对静态碳纳米管场效应晶体管门电路的总功耗影响更大。存在结漏电，在先进的碳纳米管场效应晶体管工艺中，漏电流会隧穿穿过薄栅氧化层。

2N2N2P, (b) 2N2N2P, (c) PFAL, (d) DCPAL)

在 PFAL 中，评估、保持和恢复期间，漏电流从电源流向地，导致电荷耗散而无法恢复。所有漏电机制可归纳为一个平均电流 $I_{leak}$，从而导致每个周期的能量耗散为 $E_{leak} = V_{DD} I_{leak}(1/f)$。由于漏电损耗在较长的时间间隔内累积，因此在较低频率下，与漏电相关的耗散会增加。在 PFAL 中对门电路放电会导致输出节点上出现残余电压，其值处于 P 型碳纳米管场效应晶体管器件的阈值电压范围内。只要在下一个周期中 PFAL 的门电路评估相同的输入，当输出信号发生变化时，该电荷就会在评估阶段通过锁存器中的 N 型碳纳米管场效应晶体管连接到地而被耗散。如果输出状态保持不变，则该电荷将在等待阶段被耗散，因为 MP1 和 MN1 晶体管导通，将输出连接到电源时钟（在等待阶段电源时钟处于地电位）[26]。这种由公式(9)给出的残余电压耗散是一个缺点，在所提出的改进型 PFAL 中已将其消除。

4 提出的工作

4.1 提出的安大略省–关–DCDB–PFAL

所提出的电路在PFAL的下拉网络下方增加了ON–OFF‐DCDB‐PFAL电路，有助于缓解上一节中所述的残余电压耗散。该电路被命名为ON– OFF‐DCDB‐PFAL（二极管连接直流偏置正反馈绝热逻辑）。

额外的ON–OFF‐DCDB‐PFAL电路包含两个晶体管MN3和MP3，它们被引入到传统的PFAL电路中，如图7所示。
- 此处MN3的栅极连接到MP3的漏极。
- MN3的源极连接到V _dc
- MN3的漏极同时连接到MN1和MN2。
- MP3的栅极连接到MN1以及MN2的源极。
- MP3的源极连接到电源时钟pck。
- MP3的漏极连接到 MN3晶体管的栅极。

从图7可以看出，当式(9)给出的V1两端残余电压存在且为高电平时，MP3的栅极为高电平，晶体管MP3处于关状态。在等待状态下，残余电荷返回电池，从而将功耗耗散到地的程度降至最低。当V1两端电压为0时，MP3晶体管导通。MP3晶体管的漏极连接到MN3晶体管的栅极，在pck处于等待阶段时，MN3工作在饱和区，如图8所示。

当 $V_{DS} > V_{GS} - V_T$ 其中 $V_T$ 为阈值电压，此时电路处于饱和区，使MN3晶体管导通，且当 $V_{GS} \geq V_T$ 时，其作用类似于二极管；此时I _ON 的计算公式为

$$
I_{DS} = K(V_{GS} - V_T)^2 = K(V_{DS} - V_T)^2
$$

基于碳纳米管场效应晶体管技术的低功耗绝热逻辑电路设计与分析（续）

5 结果与讨论

为进一步验证和演示绝热逻辑，我们计算了现有和提出的绝热设计的平均功耗。仿真在32纳米下使用碳纳米管场效应晶体管技术进行，输出电容设置为1fF，频率变化范围为10兆赫兹至1吉赫兹，(7,0), (22,0) 是手性矢量。用于仿真的碳纳米管场效应晶体管模型参数见表2。此处研究了四种绝热设计：2N2N2P、PFAL、DCPAL 和提出的ON–OFF‐DCDB。为了证明基于碳纳米管场效应晶体管的绝热逻辑比MOS和FinFET更具优势，我们需要计算I _ON 和I _OFF 电流，并且使用碳纳米管场效应晶体管后I _OFF 电流大幅降低，如图3所示。此外，从图9可以看出，碳纳米管场效应晶体管的极限频率高于CMOS和FinFET（SG和LP模式）技术。

5.1 平均功率

从表3可以看出，与2N2N2P电路相比，提出的ON–OFF‐DCDB‐PFAL绝热逻辑在缓冲器/非门中节省了94.33%的平均功率，在与非门/与门中节省了93.13%，在或非门/或门中节省了93.14%，在异或门/同或门中节省了91.76%。类似地，与PFAL电路相比，所提出的电路在缓冲器/非门中节省了92.57%的平均功率，在与非门/与门中节省了90.80%，在或非门/或门中节省了90.85%，在异或门/同或门中节省了90.17%。当工作频率为10兆赫兹时，与DCPAL相比，所提出的电路在缓冲器/非门中节省了62.01%的平均功率，在与非门/与门中节省了59.81%，在或非门/或门中节省了59.94%，在异或门/同或门中节省了61.56%。

从表4中可以看出，与2N2N2P电路相比，提出的ON–OFF‐DCDB‐PFAL绝热逻辑在缓冲器/非门中节省了80.71%的平均功率，在与非门/与门中节省了86.86%的平均功率，在或非门/或门中节省了85.78%的平均功率，在异或门/同或门中节省了81.41%的平均功率。类似地，所提出的电路在缓冲器/非门中节省了77.86%的平均功率，在与非门/与门中节省了84.12%，在或非门/或门中节省了84.12%，在异或门/同或门中节省了76.42%，相较于PFAL电路。当工作频率为500兆赫兹时，相较于DCPAL，所提出的电路在缓冲器/非门节省平均功率37.77%，在与非门/与门节省59.28%，在或非门/或门节省55.31%，在异或门/同或门节省53.80%。

类似地，从表5中可以观察到，所提出的ON–OFF‐DCDB‐PFAL绝热逻辑相较于2N2N2P电路，在缓冲器/非门节省平均功率73.00%，在与非门/与门节省76.82%，在或非门/或门节省74.75%，在异或门/同或门节省72.02%。同样，相较于PFAL电路，所提出的电路在缓冲器/非门节省平均功率64.49%，在与非门/与门节省57.33%，在或非门/或门节省58.12%，在异或门/同或门节省57.469%。当工作频率为1吉赫兹时，相较于DCPAL，所提出的电路在缓冲器/非门节省平均功率32.06%，在与非门/与门节省32.83%，在或非门/或门节省33.97%，在异或门/同或门节省31.42%。

5.2 延迟

从表3可以看出，与2N2N2P电路相比，提出的ON–OFF‐DCDB‐PFAL绝热逻辑在缓冲器/非门中节省了85.60%的延迟，在与非门/与门中节省了63.41%的延迟，在或非门/或门中节省了75.08%的延迟，在异或门/同或门中节省了74.76%的延迟。与DCPAL相比，所提出的电路在缓冲器/非门中节省了35.74%的延迟，在与非门/与门中节省了62.02%的延迟，在或非门/或门中节省了50.71%的延迟，在异或门/同或门中节省了39.82%的延迟，当电路的工作频率为10兆赫兹时。所提出的电路延迟大于PFAL，但其整体功率延迟积更小。

5.3 功率延迟积 (PDP) 和能量延迟积 (EDP)

所提出的ON–OFF‐DCDB‐PFAL在与2N2N2P比较时，缓冲器/非门的功率延迟积（PDP）节省了99.19%，与非门/与门节省了97.49%，或非门/或门节省了98.35%，异或门/同或门节省了97.10%。同样，在10兆赫兹频率下，与2N2N2P相比，所提出的电路在缓冲器/非门的能量延迟积（EDP）上节省了99.88%，与非门/与门节省了99.08%，或非门/或门节省了99.59%，异或门/同或门节省了98.97%。与PFAL相比，所提出的电路在缓冲器/非门的PDP上节省了87.03%，与非门/与门节省了82.47%，或非门/或门节省了88.66%，异或门/同或门节省了87.50%。在10兆赫兹频率下，与PFAL相比，所提出的电路在缓冲器/非门的EDP上节省了77.31%，与非门/与门节省了66.83%，或非门/或门节省了85.45%，异或门/同或门节省了83.99%。与DCPAL相比，所提出的电路在缓冲器/非门的PDP上节省了95.27%，与非门/与门节省了70.17%，或非门/或门节省了79.27%，异或门/同或门节省了77.01%。同样，在10兆赫兹频率下，与DCPAL相比，所提出的电路在缓冲器/非门的EDP上节省了84.21%，与非门/与门节省了94.19%，或非门/或门节省了90.66%，异或门/同或门节省了86.18%。

5.4 极限频率

随着技术的不断缩小，我们在追求低功耗设计的同时，往往要牺牲电路的性能。通过使用碳纳米管场效应晶体管技术，绝热电路设计中的功耗得到了极大的降低；因此，有必要计算采用碳纳米管场效应晶体管技术的绝热逻辑设计的整体性能。本文中，我们通过不同技术（互补金属氧化物半导体、鳍式场效应晶体管（SG和LP模式）以及碳纳米管场效应晶体管）计算了不同绝热电路的极限频率，以评估电路的性能。电路的极限频率可以通过持续增加电路的工作频率，直到电路的输出逻辑发生退化为止，该停止点即称为极限频率。

图9显示了基于不同技术的四种绝热电路的极限频率比较图。从图6可以看到，碳纳米管场效应晶体管相比互补金属氧化物半导体和鳍式场效应晶体管具有更低的I _OFF 导通电流和更快的开关速度；从仿真结果可以看出，基于碳纳米管场效应晶体管的绝热逻辑的极限频率高于体互补金属氧化物半导体和鳍式场效应晶体管技术。基于互补金属氧化物半导体的绝热电路中，2N2N2P、PFAL、DCPAL 和所提出的ON–OFF‐DCDB‐PFAL 的极限频率分别为16吉赫兹、25吉赫、21吉赫 和25吉赫。基于碳纳米管场效应晶体管，2N2N2P、PFAL、DCPAL 和所提出的ON–OFF‐DCDB‐PFAL 的极限频率分别为25吉赫、58吉赫、52吉赫 和64吉赫。在所提出的电路ON‐OFF DCDB PFAL 中，频率可达64吉赫，是四种时钟链路中最高的，且其余三种电路的极限频率也有显著提升，即2N2N2P 达到25吉赫，PFAL 达到58吉赫，DCPAL 达到52吉赫。类似地，SG模式FinFET 也具有较高的极限频率，其值为在LP模式和CMOS技术中最高；在2N2N2P中为18吉赫兹，在PFAL中为42吉赫兹，在DCPAL中为40吉赫兹，在ON–OFF‐DCDB中为45吉赫兹。

从上述讨论可知，针对低功耗CNTFET器件的各种绝热逻辑设计的极限频率并未牺牲性能。可以预测，漏电流抑制和性能的提升同样适用于其他基于CNTFET的绝热电路。

图10 显示了1至100兆赫兹范围内的平均漏电流测量结果，随着频率的增加，漏电流也随之增加。在图中，2N2N2P电路的漏电流更大，但所提出的ON–OFF‐DCDB‐PFAL电路在低频和高频范围内均比2N2N2P、PFAL和DCPAL电路具有更低的漏电流。

6 结论

本文提出了一种基于碳纳米管场效应晶体管（CNTFET）的逻辑电路新型绝热电路设计。文中利用CNTFET技术重构了四种绝热电路设计，并在10兆赫兹至1吉赫兹频率范围内，对它们的平均功耗、延迟、功率延迟积（PDP）和能量延迟积（EDP）进行了比较。仿真结果表明，与CMOS及FinFET（SG和LP模式）技术相比，CNTFET在节能方面表现出显著优势。所提出的ON–OFF‐DCDB‐PFAL结构相较于2N2N2P，在缓冲器/非门中PDP节省了99.19%，在与非门/与门中节省了97.49%，在或非门/或门中节省了98.35%，在异或门/同或门中节省了97.10%。同样，在10兆赫兹频率下，该电路在缓冲器/非门中EDP节省了99.88%，在与非门/与门中节省了99.08%，在或非门/或门中节省了99.59%，在异或门/同或门中节省了98.97%。此外，提出的ON–OFF‐DCDB‐PFAL绝热电路不仅实现了显著的功耗降低，还带来了性能提升。

因此，基于碳纳米管场效应晶体管的低功耗、高性能绝热逻辑结构是未来集成电路设计的兼容方案。