还是分不清非阻塞赋值与阻塞赋值吗？_testbench中阻塞和非阻塞有区别吗

module test(
    input clk,
    input [1:0]din,
    output reg [1:0]a,
    output reg [1:0]b
);

always @(*)begin
	a = din;
	b = a;
end

endmodule

看到这里，你可能会想阻塞赋值是顺序执行的，也就是先执行这一句：    a = din;然后才是：    b = a。所以会把din的值赋给a，然后再把a的值赋给b。就好像第一句的结果会影响第二句的赋值一样，所以被称为阻塞赋值。

这个道理是没问题的，但是看起来非常的绕。如果把这个module直接映射到电路，你会发现这三个变量，根本就是三条总线互相连到了一起，如下：

所以其结果就是，当输入din发生变化时，会立马同步到输出a、b。可以写一个简单的testbench验证一下：

`timescale 1ns/1ns
module test_tb();

reg clk;
reg [1:0]din;
wire [1:0]a,b;

initial begin
	din = 0;
	clk = 0;
end

always #({$random}%100) din = {$random}%4;	//随机赋值0~3

always #10 clk = ~clk;

test tb(
   .clk(clk),
   .din(din),
   .a(a),
   .b(b)
);

endmodule 

可以看到，输入、输出的变化是实时同步的，这也是组合逻辑的特点。

• 162ns：din=1；a=1；b=1；
• 170ns：din=1；a=1；b=1；
• 190ns：din=2；a=2；b=2；

下面是非阻塞赋值的例子：

module test(
    input clk,
    input [1:0]din,
    output reg [1:0]a,
    output reg [1:0]b
);

always @(posedge clk)begin
	a <= din;
	b <= a;
end

endmodule

非阻塞赋值就是生成时序逻辑，输出a、b分别生成了2组2位宽的reg。其电路综合结果如下：

同样使用上面的testbench进行仿真，仿真结果如下：

• 162ns：din=1；a=3；b=3；
• 170ns：din=1；a=1；b=3；

上面的仿真结果中，寄存器的输出就是瞬发的，这与实际不符。比如在170ns的采样出，din的值为1，则输出a应该在一定的时间后（Tco）才会变为1，信号b同理。

为了更好地理解阻塞赋值的特性，我们可以调用时序仿真，或者简单地改一下RTL，模拟Tco（假设其值为1ns）：

module test(
    input clk,
    input [1:0]din,
    output reg [1:0]a,
    output reg [1:0]b
);

always @(posedge clk)begin
	a <= #1 din;                //模拟1ns的Tco
	b <= #1 a;                  //模拟1ns的Tco
end

endmodule

再来看下仿真结果：

首先我们要知道，非阻塞赋值是并行的，也就是所有语句都是同时被执行，这是因为不同的语句会生成不同的触发器，而触发器的执行是没有先后顺序的。

• 162ns：din的值改变成了1，此时不是时钟上升沿，所以a <= din；b <= a；这两句都不会执行；
• 170ns：此时是时钟上升沿，a <= din；b <= a；这两句被分别执行，但是由于寄存器的输出需要时间，所以此时a，b的值不会改变
• 171ns：此时Tco时间结束，a、b这两组寄存器开始有输出。a的值等于在170ns的采样值din(1)，所以a = 1； b的值等于在170ns的采样值a(3)，所以b = 3；
• 187ns：din的值改变成了2，此时不是时钟上升沿，所以a <= din；b <= a；这两句都不会执行；
• 190ns：此时是时钟上升沿，a <= din；b <= a；这两句被分别执行，但是由于寄存器的输出需要时间，所以此时a，b的值不会改变
• 191ns：此时Tco时间结束，a、b这两组寄存器开始有输出。a的值等于在190ns的采样值din(2)，所以a = 2； b的值等于在190ns的采样值a(1)，所以b = 1；

这就是为什么非阻塞赋值语句的前一句不会阻塞后一句，因为寄存器的输出不是瞬时的，需要时间，但是所有触发器的采样却是在同时发生！

总结

• 不要管阻塞不阻塞，先想一想你要实现什么电路，组合逻辑还是时序逻辑？
• 组合逻辑用 = ；时序逻辑用  <= 。
• 组合逻辑尽量不要用always（*）+reg 这种结构，直接用assign + wire 。

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