还是分不清非阻塞赋值与阻塞赋值吗？_testbench中阻塞和非阻塞有区别吗(1)

最新推荐文章于 2026-06-23 17:25:04 发布

原创最新推荐文章于 2026-06-23 17:25:04 发布 · 841 阅读

24 ·

本内容遵循CC 4.0 BY-SA版权协议

GEO检测

标签

#fpga开发

程序员专栏收录该内容

111 篇文章

订阅专栏

本文解释了时序逻辑中的触发器特性和数据输出延时(Tco)，对比了阻塞赋值与非阻塞赋值在电路实现和行为上的差异。通过实例演示和仿真结果，强调了理解这些概念对于设计和分析电路的重要性。

时序逻辑的核心就是触发器，触发器的输出不是瞬变的，而是需要一定的时间。这个参数就是触发器的**数据输出延时(Clock-to-Output Delay)----Tco，**这个时间指的是当时钟有效沿变化后，数据从输入端到输出端的最小时间间隔。

比如在10ns处，时钟上升沿到来，此时触发器输入采样值为1。由于Tco的存在，这个值1可能要在11ns处才会出现在触发器的输出端。了解这一点很重要，是后面搞懂非阻塞赋值与阻塞赋值区别的前提条件。

赋值区别

首先直接上结论：

时序逻辑电路用非阻塞赋值（<=）
组合逻辑电路用阻塞赋值（=）

阻塞赋值就是直接连线，其映射到具体电路，就是指定一个具体导向的wire，即线网；而非阻塞赋值就是触发器，映射到具体电路就是一个reg。根本就不需要管这两个赋值的名字，只要想想你到底要实现一个什么电路就行了。

下面是阻塞赋值的例子：

module test(
    input clk,
    input [1:0]din,
    output reg [1:0]a,
    output reg [1:0]b
);

always @(*)begin
	a = din;
	b = a;
end

endmodule

看到这里，你可能会想阻塞赋值是顺序执行的，也就是先执行这一句： a = din;然后才是： b = a。所以会把din的值赋给a，然后再把a的值赋给b。就好像第一句的结果会影响第二句的赋值一样，所以被称为阻塞赋值。

这个道理是没问题的，但是看起来非常的绕。如果把这个module直接映射到电路，你会发现这三个变量，根本就是三条总线互相连到了一起，如下：

所以其结果就是，当输入din发生变化时，会立马同步到输出a、b。可以写一个简单的testbench验证一下：

`timescale 1ns/1ns
module test_tb();

reg clk;
reg [1:0]din;
wire [1:0]a,b;

initial begin
	din = 0;
	clk = 0;
end

always #({$random}%100) din = {$random}%4;	//随机赋值0~3

always #10 clk = ~clk;

test tb(
   .clk(clk),
   .din(din),
   .a(a),
   .b(b)
);

endmodule

可以看到，输入、输出的变化是实时同步的，这也是组合逻辑的特点。

162ns：din=1；a=1；b=1；
170ns：din=1；a=1；b=1；
190ns：din=2；a=2；b=2；

下面是非阻塞赋值的例子：

module test(
    input clk,
    input [1:0]din,
    output reg [1:0]a,
    output reg [1:0]b
);

always @(posedge clk)begin
	a <= din;
	b <= a;
end

endmodule

非阻塞赋值就是生成时序逻辑，输出a、b分别生成了2组2位宽的reg。其电路综合结果如下：

同样使用上面的testbench进行仿真，仿真结果如下：

162ns：din=1；a=3；b=3；
170ns：din=1；a=1；b=3；

上面的仿真结果中，寄存器的输出就是瞬发的，这与实际不符。比如在170ns的采样出，din的值为1，则输出a应该在一定的时间后（Tco）才会变为1，信号b同理。

为了更好地理解阻塞赋值的特性，我们可以调用时序仿真，或者简单地改一下RTL，模拟Tco（假设其值为1ns）：

module test(
    input clk,
    input [1:0]din,
    output reg [1:0]a,
    output reg [1:0]b
);

always @(posedge clk)begin
	a <= #1 din;                //模拟1ns的Tco
	b <= #1 a;                  //模拟1ns的Tco
end

endmodule

再来看下仿真结果：