FPGA生成pcie的IP

基于FPGA的PCIE设计_fpga pcie-CSDN博客

这里需要配置的是3.0，速率是8GT/s

FPGA中PCIE的实现：

1、7系列FPGA支持实现Gen1与Gen2的PCIE协议

2、Virtex-7 FPGA支持实现Gen3的PCIE协议

3、UltraScale与UltraScale+支持Gen3的PCIE协议

4、支持x1，x2，x4，x8，x16lanes的通路

5、PCIE的硬核使用了GTP接口用来串行传输数据

FPGA中PCIE硬核的介绍，整体框图如下：

1、该硬核PCIE支持Endpoint和Root Port

2、支持AXI4-Stream用户接口：

x1, x2, x4, 和x8 lanes; 64-bit 和128-bit位宽

下面是FPGA的配置步骤

1 选择的IP的类型：

2 配置的选项：

这里选择base 的配置模式

1 DMA的IP

2 base的模式

3 表示终端设备，FPGA常用于终端设备

4 这是指明这个PCIE IP再硬件中的位置编号

5 指明PCIE的lanes数目

6将PCIE转换成AXI4协议的地址位宽

7将PCIE转换成AXI4协议的数据位宽

8指明一条lanes的最大通信速度

9 PCIE IP的参考频率

10 转换成AXI的时钟

1、厂商ID，专属于Xilinx的PCIE的ID，是固定的。

2、设备ID，与厂商ID一起指明数据的类型，被使用选择PCIE上位机的软件驱动。

3、版本ID，指明使用该PCIE IP进行设置的版本

4、子厂商ID，用来更近一步的区分Xilinx旗下的厂商

5、子系统ID，用来识别板卡的的ID

上面的值一般默认即可，不需要做太多的处理