FPGA的sram时许

原创 已于 2024-01-02 18:55:00 修改 · 694 阅读 · 7 ·
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于 2023-12-25 19:01:36 首次发布

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xilinx的blk_mem的读时序

在xilinx的IP中生成blk_mem的时候，如果勾选下面的选项的话，生成的blk_mem的时许图中，如果是读数据的话，数据和地址需要间隔1clock周期，寄存器打一拍输出。

详细描述：

第一个clock周期，读取地址addra

第二个clock周期，空闲

第三个clock周期，数据输出，寄存器输出。

vivado 生成的sram，在vcs中进行测试和调用时，sram的端口dina，只能定义为wire，

如果定义为reg，在vcs编译后，生成的波形中，dina的波形为不定态。

       此种情况下，需要新定义个reg，用reg来赋值，然后dina 跟随寄存器的值

assign dina = dina_reg的值

       由于fpga的sram 布局都在芯片的中间部分，这样可以保证到芯片周边的连线都均匀，所以问了保证sram的时序，需要在生成IP的时候，进行寄存器输出，这样可以保证FPGA的时序效果

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