Modelsim如何确定某个模块在哪个库里

由于要对FPGA读写SDRAM的工程进行调试，第一步就是验证PLL模块的功能，故结合网上找的一些资料，进行了如下PLL仿真实验。 下面是仿真的全过程 首先，看一下Quartus中的PLL模块： 从上面图中可以看出：我的FPGA输入时钟是20MHZ，该PLL有三个输出，其中 C0：5倍频，100MHZ C1：1倍频，20MHZ C2：5倍频，100MHZ，同时相对于C

http://www.csit-sun.pub.ro/ise/Mentor_Graphics/分享下百度云modelsim win32 SE10.1C crack：http://pan.baidu.com/s/1bnCP4nl

多种modelsim版本下载地址 http://www.csit-sun.pub.ro/ise/Mentor_Graphics/

初次使用modelsim独立后仿quartus工程

Modelsim 安装步骤详解 【下载地址】Modelsim安装步骤详解 Modelsim 是由 Mentor Graphics 公司开发的优秀的 HDL 语言仿真软件，广泛应用于数字系统设计、FPGA 开发以及 ASIC 验证领域。它提供友好的仿真环境，采用单内核支持 VHDL 和 Verilog 混合仿真的仿真器，具...

编译Xilinx有关IP的库，这样我们在仿真一些带有Xilinx ip核的工程时才不会报错，当然如果仿真的全是Verilog或者VHDL文件，可以直接将文件添加到Modelsim中进行仿真，不需要编译ip库。因为我们用Vivado关联Modelsim进行仿真，为了以后方便，先编译Xilinx ip核的库文件。肯定选择ModelSim Simulator，因为我们就是准备用modelsim仿真的；

1、在Modelsim的安装路径下新建文件夹：vivado_2018_simlib的文件夹 2、打开Vivado 2018.3，在菜单栏点击"Tools"，选择下拉选项中的“Compile Simulation Library" 3、将Compiled library location的路径设置为刚刚新建的文件夹：vivado_2018_simlib 4、将Simulator executable path路径设置为Modelsim的系统安装路径下的win64文件夹中 5、点击"Compile"，等

Vivado自带的仿真，个人觉得跑一些小模块的仿真还是可以的，不过跑大的仿真系统，容易无体验感，建议用第三方工具，这边就直接对ModelSim下手了，接下来介绍下这两者联合仿真的操作。 首先确定下自己的Vivado版本和适配的ModelSim版本，可以在ug973中，找到对应的版本，比如我用的Vivado是2018.2的，然后匹配的ModelSim是10.6c的版本。（有时候版本不匹配也能用，不过还是建议尽量匹配版本的好，省得出一些奇怪的问题） 然后准备编译仿真库，打开Vivado，先打开Settings

Vivado自带的仿真工具Vivado Simulator使用体验不佳，使用当前最流行的Verilog仿真工具Modelsim更加高效便捷。Vivado支持多种第三方仿真工具，包括Modelsim，Questasim等，本文将介绍如何在Vivado中使用Modelsim进行仿真。

APB(Advance Peripheral Bus)也是一种常用的FPGA内部总线接口。UART转APB模块用于实现一种简单的通过上位机控制FPGA内部寄存器的方式。上位机通过串口助手发送读写寄存器的指令，UART转APB模块接收指令后解析出地址，命令，数据信息，然后转成APB总线格式输出。

    目的：在学习Xilinx的FPGA的时候，我花了很大功夫才搞定了vivado和modelsim的破解以及他们的联合仿真。为了不使大家花太多时间，我写了这篇文章。 一、vivado的破解 首先安装好Xilinx_Vivado_SDK_2018.1_0405_1,安装包可以从网上下载。只是要注意，它也是需要破解的，不过很简单，在网上下载对应版本的license即可。百度云链接：http...

UART转AHB模块用于实现一种简单的通过上位机控制FPGA内部寄存器的方式。上位机通过串口助手发送读写寄存器的指令，UART转AHB模块接收指令后解析出地址，命令，数据信息，然后转成AHB总线格式输出。

对于使用Xilinx公司的FPGA芯片的工程，使用Vivado软件自带的仿真工具进行仿真是十分方便的，但缺点在于当工程量相当大的时候，使用芯片开发商自带的仿真工具进行仿真往往十分缓慢。在分析（RTL Analysis）中打开的原理图是一个抽象出的原理图，而在综合中打开的原理图是和FPGA的硬件资源直接相关的原理图。在这里（达芬奇）出现的两个器件，上面的是3.3V的，下面的是1.8V的，故选择上面的即可。通过3.5的在线烧录的方法是无法将程序烧录到板卡上去的，只有将编译好的程序烧录到开发板上的。

Language可以选择VHDL、verilog或者两者都编译出来，Compile Xilinx IP则是对所有的IP核都生成仿真库，但有时候仿真的都是自己写的代码，不涉及IP核的话，也可以不编译。建议现在vivado上进行综合，检测语法错误，然后点击simulation->Run Simulation->Run Behavioral Simulation即可自动弹出modelsim，如果不能自动弹出可以检查是否已经将modelsim加入环境变量。当你编译仿真库时，vivado会有提示的。

初次在VIVADO中使用MODELSIM仿真器，或仿真时由于编译库问题报错，可进行如下步骤，个人经验，源于百度，如有问题，请多多指教。

1. 鼠标右击软件压缩包，选择“解压到modelsim-win64-10.5”。 2. 打开解压后的文件夹，鼠标右击“modelsim-win64-10.5”，选择“以管理员身份运行”。 3. 点击“下一步”。 4. 点击“浏览”选择软件的安装路径(建议安装在C盘以外的其他磁盘，且安装路径不要有中文)，点击“下一步”。 ...

关于数字信号处理(DSP)的FPGA设计，最方便的设计验证方式无疑是Simulink和ModelSim的联合仿真平台，好处就不多说了，但我不会~下面我要说的是一般流程中遇到的一个小问题。一般的流程如下：1)MATLAB生成FPGADUT的激励数据，该数据一般保存在可供EDA仿真软件(ModelSim或者VCS)读取的文件中，最简单的无疑是txt文档了；2)EDA仿真工具从该文件读取数据，将DU...

由于现有笔记本带不动vivado自带的仿真工具，所以只能退而求其次，尝试用modelsim来仿真vivado工程。碰到这种软件问题，期间心酸，懂者自懂。故在此分享经验，以防不时之需，毕竟好记性不如烂笔头。由于笔者入坑FPGA才四月有余，对各方各面的理解不是很透彻，部分知识点也是一知半解不敢肯定，所以也欢迎大家批评指正、共同进步。 1、首先需要用modelsim编译xilinx库。该步骤在vivado中进行。笔者vivado版本是2019.1，modelsim版本是10.7。需注意的是，modelsim与v