Nvidia2018数字前端

最新推荐文章于 2022-07-30 17:00:31 发布
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博客提及了异步FIFO以及异或的与非门实现，还提到了MUX1IN1，这些内容均与信息技术相关，涉及到数字电路设计等方面的知识。

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4、异步FIFO
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异或的与非门实现
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MUX1IN1
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2020年数字设计/芯片前端面试经验-NVIDA（英伟达）+创发科+紫光展锐
weixin_43194246的博客
10-02 1960
// NVIDA 一面通过后会有一个二面群面，没有消息，估计凉凉 当READY信号因为时序问题有一个cycle的延迟时，怎么保证数据传输正确 会什么编程语言？除了Verilog，会SystemVerilog吗？对SystemVerilog的理解 SRAM的种类有哪些？双端口实现有什么缺点？SRAM和LUT的异同，怎么选择，为什么？ 100个数据100个cycle写，写后休息100个cycle，2个数据2个cycle读，读后休息2个cycle，计算一下需要的FIFO深度 同
2020华为海思校招芯片岗笔试
gemengxia的博客
09-03 1万+
表示任意两位无符号十进制数需要（7）位二进制数。 9 为最高的十进制号码 99 = 1100011 二进制 故任意两位无符号的十进制需要7位二进制数！ 时间尺度定义为timescale 10ns/100ps，选择正确答案(b) a. 时间精度10ns b. 时间精度100ps c. 时间单位100ps d. 时间精度不确定 解析：10ns为时间单位，100ps为时间精度。 时间单位主要用在timescale定义之后的代码中，直至遇到另一个timescale指令或`resetall指令为止，用来表示v..
数字IC笔试题 ——Nvidia前端设计2018
bleauchat的博客
06-10 6761
4、Asyncfifo design using Verilog module asyn_fifo( input wclk , input rst_n , input wr_en , input [7 : 0] data_in , output full , input rclk , input rd_en , output reg ...
DIY一个前端性能采集系统——NVIDIA NeMo Metric实现原理
GAN、Transformer、Vue、Django知识学习&&分享者 ZhuBa的博客 zhuba-Ahhh.github.io
07-30 1005
Nemetric主要是利用Performace以及PerformaceObserver来采集用户的数据。正如如何采集和分析网页用户的性能指标所说，我们算用户指标的平均时长对我们来说用处不大。利用这些数据我们可以将性能指标结合地理位置录入数据库，形成统计图。大部分用户的指标的区间以及分布(哪些国家地区，浏览器版本比较慢等等)。做相关的A/Btest优化对比性能统计区间，提高我们h5的转化率。https。...
信科c语言实验程序修改题_Nvidia数字前端设计笔试题2018
weixin_36382999的博客
01-12 411
源自微信公众号 “数字芯片实验室”一、 什么是建立时间、保持时间？如果setup time violation或者hold time violation应该怎么做？建立时间：在触发器的时钟信号边沿来临之前，数据稳定不变的时间保持时间：在触发器的时钟信号边沿来临之后，数据稳定不变的时间setup time violation : Tclk - Tco – Tcomb + Tskew &...
mips cache verilog实现_实例解析Verilog综合出锁存器的问题
weixin_39642687的博客
11-02 366
八月の时间一晃，夏和秋开始交替有的人准备迎接硕果而我，在夏天的尾巴焦头烂额望着窗外的天，享受吹来的风仍不知心里愁绪是真，还是假逃离秋招季的焦虑缓缓心情，也好好努力这篇文章通过实际的Design Compiler综合来精解Verilog代码生成latch的问题。下面哪种写法会产生latch？为什么？代码如下：A．always @(*)beginif(d)a = b;endBalways...
紫光展锐数字IC笔试题
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09-05 11万+
如果DFF的hold时间不满足，通常可以通过降低时钟运行速度来解决（ ） A 是 B 不是 解析： 建立时间：即时钟有效沿来临之前数据需要保持稳定的最小周期，以便数据在随时钟信号采样时是准确的。 保持时间：时钟有效沿来临之后数据需要保持稳定的最小时间，以便数据能够准确的被采样。 建立时间和保持时间的概念相对于FPGA内部的D触发器而言的，每一款FPGA的手册中都会给出其所支持的建立保持时间的最小值。下图是Microsemi公司的IGLOO2 FG484手册中给出的建立保持时间表： .
华为2020届逻辑笔试
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芯原数字IC笔试题（每年题型类似）
gemengxia的博客
09-19 1万+
具体是哪个年份的不太清楚，但是2021届的题型和这个一样，有些还是原题。下文给出部分答案，请有志者自行补充。 解析：B 第三个等于前两个之和除以2 解析：C 从左到右三个图，有相同图案就消去，没有则保留 解析：A 考眼力，最终在A和B中选，但是显然B中最上面的梯形中间的横线与右边梯形横线重合，显然不对 解析：D (1+1)/(1/300+1/450) 解析： 解析：A 有同样黑色就保留 解析：D 大扇形中的值等于小扇形中的两个值之和加3 解析：F 和都为11 解析：吞吐量和laten
vivo数字IC提前提2021
gemengxia的博客
08-16 5036
作者：ICer 链接：https://zhuanlan.zhihu.com/p/146503649 来源：知乎 著作权归作者所有。商业转载请联系作者获得授权，非商业转载请注明出处。 1.十进制数-1,用4位二进制表示的原码、补码、反码分别是（） A 1001B 0111B 1110B B 1111B 0111B 1000B C 1111B 1110B 1000B D 1001B 1111B 1110B 2.下面哪种不属于验证覆盖率 A 状态覆盖率 C 条件覆盖率 3.
兆易创新2021届数字IC笔试
gemengxia的博客
09-06 4305
先记录题，后补充答案，欢迎大家一起补充，因为太难了。。。
豪威科技2021数字电路设计笔试
gemengxia的博客
09-15 2418
晶晨科技2020数字IC笔试
gemengxia的博客
08-14 2244
1、设计一个可预置初值的7进制循环计数器。 2、康威生命游戏 3、 答案见：https://blog.csdn.net/hello_jinjin/article/details/107229381 4、5、6：题目太简单，答案请自行手撕
艾为2021届数字IC设计岗笔试
gemengxia的博客
09-06 1866
艾为这波贼厉害，全部手写拍照，先给出题，答案后续补全。。。（最近笔试太多，防止混乱题目） 用的两个1bit全加器串联，如有其它方法，欢迎指正补充
复旦微数字前端2021届
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08-19 1606
1、 1） pre-CTS， setup的clock uncertainty = PLL jitter + clock tree skew hold的clock uncertainty = clock tree skew 2） post-CTS， setup的clock uncertainty = PLL jitter hold的clock uncertainty = 0 2、 3、 4、 参考：https://blog.csdn.net/force_eagle/article/details/44298
乐鑫科技2020数字芯片
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08-16 1181
摘抄至数字芯片实验室 1、设计一个序列信号发生器电路，能在CLK信号作用下周期性输出“0010110111”的序列信号 2、设计一个自动饮料售卖机，共有两种饮料，其中饮料A每个10分钱，饮料B每个5分钱，硬币有5分和10分两种，并考虑找零。要求用状态机实现，定义状态，画出状态转移图，并用Verilog完整描述该模块 module machine( input clk , input rst_n , input[2:0] button, //button[
大疆芯片开发2020A卷
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08-17 1083
A C 整数部分：4位 小数部分：误差小于最小精度的一般，就可以认为是无损的 如小数用8位表示，0.918*2^8取整，舍弃值0.008 0.008/2^8=0.0003125（量化误差） 精度1/2^8=0.00380625 D B D 16K是2的14次方，故14+8=22 D B C A （A XOR B）OR （C AND D） = AB’ + A’B + CD = ((AB’)’(A’B)’(CD)’)’ = ((A(BB)’)’((AA)’B)’(CD)’)’ A DF.
大疆数字IC2019
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08-16 1043
1.异步fifo的深度计算 FIFO主要用于异步数据传输之间的数据缓冲。我们选择的FIFO深度应该能够保证在最极端的情况下，仍然不会溢出。因此考虑的最坏情况一般都是写时钟频率大于读时钟频率，但是若写操作是连续的数据流，FIFO都无法保证数据不溢出。可以认为写数据的传输是“突发Burst”的，即写操作并不连续。 从整个时间域上看，“写数据=读数据”。但是在发送方"突发"发送数据的时间T内，是很有可能写数据>读数据的，因此FIFO的深度要能够保证，在这段时间T内，如果接收方未能将发送方发送的数据接收完毕的
卓胜微电子2020
gemengxia的博客
08-16 1007
本文学习摘抄至数字芯片实验室 1、复数计算(a + bj)*(c + dj) = (ac – bd) + (bc + ad)j，需要四个乘法器才能在一个时钟周期里计算完成，如何优化才能只需要三个乘法器在一个时钟周期里计算完成。 思路1： ac -bd = (a – b)d + (c – d)a ad+ bc = (a - b)d + (c + d)b (a- b)d可以复用 思路2： ac-bd =a(c-d)+d(a-b) bc+ad =c(a+b)-a(c-d) a(c-d)可以复用 和思路1和思路2相
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