Verilog RTL 代码设计——译码器&计数器

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本文介绍了使用Verilog进行RTL级设计的四个实验，包括4-16译码器和不同计数器的实现。通过行为描述和数据流描述两种方式展示了代码、RTL视图及仿真波形，涵盖了计数器的递增、递减及预置功能。

实验1：设计4-16译码器

  • 方法一：行为描述方式——使用CASE语句

    1.代码

module decoder4_16A(out,in); 
    output[15:0] out;
    input[3:0] in; 
    reg[15:0] out;//out为16位寄存器 
    always @(in) //循环输入
    begin 
        case(in)
        //输入4位十进制数，输出16位二进制数
        4'd0:  out=16'b1111111111111110; 
        4'd1:  out=16'b1111111111111101; 
        4'd2:  out=16'b1111111111111011; 
        4'd3:  out=16'b1111111111110111; 
        4'd4:  out=16'b1111111111101111; 
        4'd5:  out=16'b1111111111011111; 
        4'd6:  out=16'b1111111110111111; 
        4
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