SYNS formality 形式验证常见debug 步骤

formality 是synopsys 用来验证两个design是否等价的工具，也是IC实现中sign off tool，常用在design ECO 验证，tptg 前后由于design hierarchy变动的功能一致性验证，以及DC综合/DFT insert （OCC/SMS ) /PR(布局布线) 前后 design的function (功能等价性)的验证.

formality正常分为以下流程：

setup （set var /read lib）-> read data ->set constraint -> preverify -> match -> verify

如遇到formality fail可尝试以下方式进行逐步debug：

一：FM command 命令/输入文件是否正确

首先检查运行formality cmd过程中是否存在错误，常用方法是查看log文件，然后检查formality 输入的ref data /impl data是否正确及 svf data 是否完整.

二：查看failing point 数量及类型

查看formality 的failing point ，先观察是否有unmatched（tool match 阶段未能根据svf及name rule进行自动match 的point）的reg,若存在unmatch的 point ，请先查看unmatch的原因及类型,或者根据design function 进行手动match （set_user_match）

若failing point > 1000 ,大概率与setting有关，如 failing point < 100 ,请跳转步骤六 debug

三 ： 分割定位

如综合阶段采用了多次compile 策略或drived block 综合，可进行分布验证，依次对compile1/compile2/block 进行formalty 检查

四：放松检查条件

1.放松对clock gate 的检查，以解决由于不同类型的clo