physical only cell

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GEO检测

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#linux

Cell 类型	功能	何时插入
Well Tap	防止 latch-up，连接 well/substrate	floorplan 后早期插
Endcap	保护 row 端部 implant 层	floorplan 后插
Filler	填空白，保持 nwell、电源连续	placement 后 / ECO 前后
Decap	IR-drop 去耦	CTS/route 后按需插
Tie cell	安全产生逻辑 0/1	synthesis / PnR 导入时
Antenna cell	修复金属天线效应	route 后自动插

Well Tap Cell（井接触 / tap cell）

别名：

tapcell

well tie

tie-down cell

nwell/psub tap

作用：
✔ 连接 N-well 到 VDD、P-substrate 到 VSS
✔ 防止 Latch-up
✔ 降低电源噪声路径的电阻
✔ 工艺要求定期插入（每 X μm）
典型工艺规则：
每 20~40 µm 插一个
通常由工具自动插

2… Endcap Cell（端帽单元）
作用：
✔ 放在 row 的最左/最右
✔ 用于保护 row 边界区域的 nwell 与 implant 层
✔ 避免 cell 边界 implant DRC
✔ 一般在 floorplan 后立即插
通常每个 row 两个 endcap。

Filler Cell（填充单元）

别名：fill / filler

作用：
✔ 填满 cell 间空隙，保持 nwell 连续性
✔ 补齐 power rail（金属）
✔ 避免 DRC（如 nwell spacing）
✔ 防止电源断开

注意：
✔ filler 不能带功能
✔ 通常在详细布局完成后插入
✔ ECO 之前会移除它们

4.Decap Cell（去耦电容）
别名：decap cell、decap_x1/x2
作用：
✔ 增强 local power grid
✔ 降低 IR-drop
✔ 提供供电瞬态需求（时钟高速翻转时）
✔ 特别在 clock tree 区域使用
注意：
decap 会有漏电
不可随便乱插
常由 IR-drop 工具辅助 placement

5.Tie-high / Tie-low Cells（恒定逻辑值单元）
别名：
TIEHI / TIELO
LOGIC0 / LOGIC1
VDD tie / GND tie
作用：
✔ 提供安全的 VDD = 1 和 VSS = 0
✔ 不允许将 gate 直接绑到 VDD 或 VSS（金属会产生高漏电和可靠性问题）
✔ 用于：
RTL 中的 1’b0 或 1’b1
Floating port不使用的输入脚

6.Antenna Cell（天线效应修复）
别名：ANT cell / antenna diode
作用：
✔ 防止蚀刻过程中长金属线积累电荷
✔ 保护晶体管 Gate
✔ 由工具自动插入