VIVADO2018.3配置Modesim进行仿真（编译库出现empty），导致某些IP核无法进行仿真

Vivado关联modelsim仿真

Modelsim+Vivado安装和联合仿真教程

Vivado自带的仿真，个人觉得跑一些小模块的仿真还是可以的，不过跑一些复杂的的仿真简直就是毫无体验感，建议用第三方仿真软件进行联合仿真，这边主要推荐的Modelsim，下面将介绍主要的操作步骤。首先确定下自己的Vivado版本和适配的ModelSim版本，大家不知道的可以去网上查阅，博主这边使用的版本是Vivado2018.3，与之匹配的ModelSim版本是10.6c。（有时候版本不匹配也能用，不过还是建议尽量匹配版本的好，出现仿真问题是会让你很头疼）打开vivado，点击Tools---Compile

---------------------------------------------------分----割----线-----------------------------------------------------------------

试了好多办法，重新生成ip核不行，重新编译仿真库还不行，甚至换了台电脑也不行，还是会出现以上错误，编译了好多编译库；最后弄了好久，打开ip核重新改了几个参数，结果可以了。1、 首先点击Reset Output Products重置ip核,然后在点击Generate Output Products生成ip核。4、modelsim与vivado版本不匹配，重新下载modelsim。3、重新生成ip核，或者打开原先ip核，修改一下参数再生成。2、 重新编译仿真库。

Vivado2018.3安装/关联Notepad++/护眼色设置

Xilinx官方会发布详细的版本兼容性文档，如UG973等，其中会列出各版本Vivado支持的ModelSim版本。这是获取最新、最准确信息的首选途径。

可能之前用国产的process打过patch，造成的。：重新装一下vivado，再次编译后就0 error 了。重装了十来次modelSIM都不行。

使用的vivado版本为2018.3 modelsim的版本为10.6d-SE，亲测有效，目前在使用。 Tools——Compile Simulation Libraries 本人的设置如下；Compiled library location目录是vivado的安装目录下创建一个名为lib的文件夹 Simulator executable path是modelsim的安装目录到win64文件夹即可 其他设置按如图所示即可，点击Compile。 接下来就是漫长的等待过程，大概要花费四十

首先确认modelsim的型号是否在modelsim10.6c及以上，没有需要重新安装 问题分析 ERROR: [Vivado 12-5602] compile_simlib failed to compile for modelsim with error in 8 libraries (cxl_error.log) 我用modelsim10.1c进行编译 （Vivado下进行Compile Simulation Libraries ）时报错，后来我想了一下，之前好像配置了modelsim和IS.

vivado 与modelsim联合仿真，我用的是目前最新版本的软件，vivado2018.3与modelsim10.6d。

写在前面 主要是对安装与联合仿真过程中的出现的问题，进行记录分享 版本：Vivado2018.3、Modelsim10.7 安装时间：2021年7月5日 个人感觉，Modelsim的仿真功能真的比Vivado自带的仿真器功能强大太多，使用Vivado真的要学会使用Modelsim联合仿真。 联合仿真步骤参考：vivado与modelsim的联合仿真 Modelsim安装 ...

本文详细解析了Vivado 2018.3与ModelSim 10.6d联调的全流程，重点针对版本兼容性警告、耗时库编译及仿真路径配置等常见问题提供深度避坑指南。通过优化编译策略、详解双向路径配置及故障排查方法，帮助FPGA开发者高效搭建仿真环境，提升工作效率。

安装QuestaSim

在FIFO的应用过程中，由于场景需要，在非空的下一个时钟才使得rd_en置1，导致出现问题。 rd_en<=~empty; 如果数据的输出有效按照以前的只是使用rd_en，dat_vld=rd_en,dat_out=dout,那么当当前时钟rd_en=0,empty=0,下一个时钟rd_en=1,empty=1。就会出现当前数据，即D3保持出现在两个时钟周期中 比较好的做法是dat_vld=rd_en & valid，这样D3就不会在两个时钟周期中出现了。 ...

modelsim编译vivado仿真库报错解析 modelsim编译vivado一直报错，搞了两天，换了无数modelsim和vivado版本，血的教训，特此记录！ 编译仿真库注意点： 检查环境变量,一定不要不要不要千万不要有 有以下变量,否则编译库时会忽略你选择编译的modelsim版本，默认选这里设置的版本去编译。实测不设置该环境变量可以正常仿真 Modelsim和vivado有版本匹...

warning: unknown escape sequence: '\.'

本文详细介绍了在Vivado与ModelSim协同仿真环境中配置和调试DDR3 MIG IP核的完整流程。重点解析了MIG IP核的app接口读写时序、突发操作及仿真调试技巧，帮助FPGA开发者快速掌握DDR3内存控制器的实战应用，解决版本兼容性与信号完整性等常见问题。

本文针对Vivado 2018.3与Modelsim 10.6c在FPGA开发中常见的版本兼容性问题，提供了深度解析与实战解决方案。文章详细分析了仿真库编译警告（如“-64”参数警告）的产生根源，并手把手指导如何通过正确的库编译流程、配置文件优化及脚本调整来消除警告、优化仿真性能，确保仿真环境的稳定与高效。