（十一）STA——门控时钟

本文深入解析了静态时序分析(STA)中的门控时钟检查实战应用。通过剖析与门、或门、选择器和反相器四种常见门控电路，详细阐述了STA工具如何对门控信号进行建立和保持时间检查，以确保芯片低功耗设计的功能正确性，避免产生毛刺。文章还提供了约束设置、时序报告解读及常见陷阱的实用指南。

那就先看 Master 锁存器是如何对输入数据进行锁存的，数据的路径如下图中的红线所示，当时钟 Clk 为 0 时，数据从 D 输入（假设数据输入为 0）经过反相器历时 t1，数据变成 1，经过与门历时 t2 数据变成 1，再经过或非门历时 t3，由于此时数据为 1，所以经过或非门 Q 端输出为 0，Q 端输出又作为下面的或非门输出为 1，并且在此历时 t4，最终在 Q 端输出 0，此时数据便顺利被锁存起来。触发器的hold时间，是clk到与门的时间晚于D到与门的时间，导致的hold时间。

具体的做法可以这样：自己写一段代码，代码中加上enable信号，或者找一个具有类型code style的模块文件（我用的是公司DP550这个IP），然后DC综合的时候让它自动插入门控时钟，综合完之后start_gui打开图形化界面，打开自动插入的门控时钟的电路原理图，原理图上会显示门控时钟用到的器件名。-max_fanout：设置一个门控单元所驱动的最大负载数目，定义CG单元最大扇出的一个目的是减少CG后面的时钟延迟，门控时钟单元的扇出越大，它到达寄存器的延迟越长；门控时钟用于低功耗设计。

本文深入解析了静态时序分析（STA）中Clock Gating Check的原理与重要性。它通过分析典型电路，阐述了STA工具自动推断检查的必要条件，并详细说明了如何通过建立/保持时间检查来避免门控时钟产生毛刺，从而确保芯片设计的稳健性。文章还提供了工程实践中的调试命令与常见问题解决方案。

时钟网络上的重要元素：门控时钟检查

本文深入探讨了门控时钟设计中的静态时序分析（STA）挑战，特别是AND/OR门控时钟的常见时序陷阱。通过详细分析门控时钟检查机制和时序特性，提供了避免Setup/Hold违例的实用技巧，包括门控信号的黄金窗口控制、时序约束优化及典型故障调试方法，帮助工程师有效规避设计风险。

  在许多设计中，常常伴随着对时钟的各种需求，如需要进行偶数倍分频，奇数倍分频；对于时钟的处理也很重要，如何防止时钟截断，时钟毛刺，减少累计时钟偏移；在低功耗设计中，如何降低时钟网络和其中寄存器的功耗；   进而衍生出各种技术，如行波计数器、计数分频器、门控时钟、锁存器门控时钟等待。   在数字设计中，产生时钟信号的方法主要有两种，一种是通过PLL锁相环对时钟源进行分频或倍频，另一种是在设计的模块中用硬件描述语言描述分频逻辑。   在本文中将对这些技术进行简要的介绍，并给出若干设计实例。...

A clock gating check occurs when a gating signal can control the path of a clock signal at a logic cell. An example is shown in Figure 10-10. The pin of the logic cell connected to the clock is called

active-high 高电平导通，为保障时钟能够有效的传输到下一级中，需要让门控信号的翻转限制在时钟信号的低电平区域。active -low 与此相反。

clock gating check的条件与类型

PT进行静态时序分析时的指令，包括启动、读入设计、创建约束、生成报告。

结构-1 这种系统时钟门控的机制算然简单，但是容易使门控后的时钟不完整，甚至产生毛刺 结构-2 这种门控方法避免了门控时钟的不完整性，也可以避免避免毛刺的产生，但门控后的时钟可能会产生亚稳态 结构-3 这种结构解决了结构-2的亚稳态问题 结构-4 这种带测试模式的结构可以在测试时让时钟一直开着 结构-5 在ASIC进行后端测试的时候，有时候可能会将不同...

引用b站大佬rong晔手册 1.使用门控时钟的原因：减少时钟网络的功耗消耗，最直接的办法就是如果不需要时钟的时候，就把时钟关掉。 2.门控时钟的结构： 1）与门门控 这种直接将控制 EN 信号和时钟 CLK 进行与操作完成门控的方式，可以完成 EN 为 0 时，时钟被关掉。 产生问题：毛刺 产生原因：如上图所示， EN 是不受控制的，随时可能跳变，这样纯组合输出 GCLK 就完全可能会有毛产生。时钟信号上产生毛刺是很危险的。实际中，这种直接与门的方式基本不会被采样。所

在数字IC设计中，我们几乎都要用到门控时钟clock gating技术。使用门控时钟这种技术，我们可以改善电路的三个主要性能指标：速度，面积和功耗，特别是芯片的功耗。市场上主流的综合和静态时序分析工具（Design Compiler& PrimeTime）降低了ASIC设计人员使用门控时钟的门槛。     ASIC设计人员主要使用正边沿...

本文详细介绍了15阶低通并行FIR滤波器的FPGA实现全流程。首先对比了FIR与IIR滤波器的特性，重点阐述了线性相位的重要性。然后通过MATLAB设计并量化了12bit系数的低通滤波器（截止频率500Hz）。Verilog实现采用对称系数优化架构，将16路乘法缩减为8路，显著节省硬件资源。测试验证采用文件级仿真，结果显示200Hz信号保留、800Hz信号被有效抑制，验证了设计效果。最终在Artix-7 FPGA上实现仅需8个DSP单元，吞吐率达系统时钟频率。配套提供了完整工程文件，便于读者复现。该并行结构

电力电子模块库适用于风电、光伏、电压型背靠背变流器、电传动系统、串联型、并联型有源滤波器、H桥级联SVG、H桥级联高压逆变器、电力电子变压器（PET）、MMC-STATCOM、MMC-HVDC等的电气控制系统软件的开发与测试。对科研团队：开源白盒模型库、支持自定义拓扑与FPGA深度定制、多核并行仿真、故障注入、自动化测试等能力，可快速验证新型变换器拓扑、先进控制策略（如模型预测控制、无传感器控制）、电网支撑算法等，大幅缩短从论文到样机的周期。通用电机模型（PMSM、BLDC、DCM）

本文从基础 CNN 流程图出发，完整覆盖软件理论、FPGA 定点 Verilog 硬件工程、配套习题讲解，打通深度学习算法与数字硬件实现的鸿沟，适合 FPGA 图像识别、AI 加速器入门学习，代码可直接在 Xilinx Vivado/Intel Quartus 综合仿真验证。

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