FPGA实现串口通信（回环）与奇偶校验

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GEO检测

FPGA实现串口通信（回环）与奇偶校验

1. 概述

本文详细介绍如何使用FPGA实现带奇偶校验的串口通信回环测试系统。该系统通过Verilog硬件描述语言设计，包含完整的发送、接收模块，支持奇偶校验功能，并可通过回环连接进行自测试验证。

2. 串口通信基础

串口通信采用异步传输方式，常见参数包括：

  • 波特率：9600、115200等
  • 数据位：8位
  • 停止位：1位
  • 校验位：1位（本文采用奇校验）
  • 流控制：无

在FPGA中实现串口通信需要精确的时序控制和状态机设计，确保数据按照协议规范正确传输。

3. 如何实现回环测试

回环测试是验证串口通信功能的有效方法，实现方式如下：通过上位机串口发送数据，接收模块将数据接收，并传到顶层模块进行缓存，再将数据传到发送模块，观察上位机串口的接收部分是否有数据传回来以及是否一致。

4. 如何实现奇偶校验

奇偶校验是一种简单的错误检测机制，本文采用奇校验实现：

4.1 奇校验原理

奇校验要求数据位和校验位中"1"的总数为奇数。发送端计算校验位，接收端验证校验位。

4.2 校验位计算

对于8位数据data[7:0]，奇校验位计算公式：^data_rx，通过使用异或门来实现判断数据中1的个数，若1的个数为奇数，则^data_rx等于1；反之为0；

5. 接收模块代码实现

完整的UART接收模块Verilog代码：

module uart_rx(
    input wire clk,
    input wire rst_n,
    input wire RX,
    output wire [7:0] data,
    output wire done
  
);
    parameter CLK=50000000;
    parameter baudrate=115200;
    parameter baud_1bit=CLK/baudrate;
    //两级寄存器，并检测下降沿
    reg rx_z1,rx_z2;
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n)begin
            rx_z1<=1;
            rx_z2<=1;
        end
        else begin
            rx_z1<=RX;
            rx_z2<=rx_z1;
        end
    end

    wire rx_negedge;
    assign rx_negedge=!rx_z1&&rx_z2;

     parameter  [1:0]   STATE0=0,//空闲位
                        STATE1=1,//起始位,数据位
                        STATE2=2,//校验位
                        STATE3=3;//停止位

    reg[1:0] state;
    reg [12:0]cnt;
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n)begin
            cnt<=0;
            state<=STATE0;
        end
       else 
       case(state)
    STATE0:begin
        if(rx_negedge)begin
            state<=STATE1;
            cnt<=0;
        end
        else begin
            state<=STATE0;
        end
       end  
    STATE1:begin//起始位与数据位
        if(cnt==baud_1bit*9-1)begin
            state<=STATE2;
        end
        else  begin
            cnt<=cnt+1;
            state<=STATE1;
        end
       end
    STATE2:begin//校验
        if(parity_err==1)
            state<=STATE0;
        else if(cnt==baud_1bit*10-1)begin
            state<=STATE3;
        end
        else begin
            cnt<=cnt+1;
            state<=STATE2;
        end
       end
    STATE3:begin//停止位，只有半个周期，然后进入状态0去等待下一组数据到来
        if(cnt==baud_1bit*10+(baud_1bit>>1))
        state<=STATE0;
        else begin
            cnt<=cnt+1;
            state<=STATE3;
        end
    end
    default:;   
    endcase
 end
    reg [7:0]data_rx;
    always @(posedge clk or negedge rst_n) 
    if(!rst_n)
        data_rx<=0;
    else    begin
        if(cnt==baud_1bit*1+(baud_1bit>>1))
            data_rx[0]<=rx_z2;
        else if(cnt==baud_1bit*2+(baud_1bit>>1))
            data_rx[1]<=rx_z2;
        else if(cnt==baud_1bit*3+(baud_1bit>>1))
            data_rx[2]<=rx_z2;    
        else if(cnt==baud_1bit*4+(baud_1bit>>1))
            data_rx[3]<=rx_z2; 
        else if(cnt==baud_1bit*5+(baud_1bit>>1))
            data_rx[4]<=rx_z2; 
        else if(cnt==baud_1bit*6+(baud_1bit>>1))
            data_rx[5]<=rx_z2;    
        else if(cnt==baud_1bit*7+(baud_1bit>>1))
            data_rx[6]<=rx_z2;                  
        else if(cnt==baud_1bit*8+(baud_1bit>>1))
            data_rx[7]<=rx_z2;    
    end
reg [7:0]data_reg;
always @(posedge clk  or negedge rst_n) begin
    if(!rst_n)
        data_reg<=0;
    else if(cnt==baud_1bit*9)   
            data_reg<=data_rx;
    else 
        data_reg<=data_reg;         
end

reg parity_err;//判断校验位
always @(posedge clk or negedge rst_n) begin
    if(!rst_n)
        parity_err <= 0;
    else if(cnt == baud_1bit*9 + (baud_1bit>>1)) begin
        // 奇校验：数据中1个数为奇数，校验位应为0；偶数则校验位应为1
        if(^data_rx == 1)
            parity_err <= (rx_z2 == 0) ? 0 : 1;
        else
            parity_err <= (rx_z2 == 1) ? 0 : 1;
    end
end
    assign data=(parity_err==0)?data_reg:0;//只要校验没有问题时，才能给数据赋值
 
    reg done_rx;//判断数据是否有效
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n)
        done_rx<=0;
   
        else if(state==STATE0)
            done_rx<=0;
        else if(cnt==baud_1bit*10+(baud_1bit>>1))    
            done_rx<=1;
    end
    assign done=done_rx;
endmodule

该接收模块实现了完整的UART接收功能，包含以下关键设计：

  1. 四状态状态机：
    • STATE0（空闲状态）：等待起始位下降沿，检测到后进入STATE1
    • STATE1（起始位与数据位接收）：接收起始位和8位数据位，在每个比特位的中间采样点读取数据
    • STATE2（校验位验证）：接收并验证奇校验位，如果校验错误则直接返回空闲状态
    • STATE3（停止位处理）：接收停止位，完成后返回空闲状态等待下一帧数据
  2. 数据采样逻辑：在STATE1状态下，分别在cnt == baud_1bit*1+(baud_1bit>>1)到cnt == baud_1bit*8+(baud_1bit>>1)时刻采样8位数据，存储到data_rx寄存器。
  3. 奇校验验证：在STATE2状态下，当cnt == baud_1bit*9 + (baud_1bit>>1)时采样校验位，并与计算得到的奇校验值比较：
    • 如果^data_rx == 1（数据中1的个数为奇数），则校验位应为0
    • 如果^data_rx == 0（数据中1的个数为偶数），则校验位应为1
    • 校验错误时设置parity_err = 1，状态机直接返回STATE0
  4. 数据输出控制：只有在校验通过（parity_err == 0）时，才将data_reg赋值给输出data，否则输出0，确保错误数据不被传递。
  5. 完成信号生成：在STATE3状态下，当cnt == baud_1bit*10+(baud_1bit>>1)时，设置done_rx = 1，表示一帧数据接收完成。

模块工作流程：

  1. 复位后，模块处于STATE0空闲状态，等待起始位下降沿
  2. 检测到下降沿后进入STATE1，开始接收起始位和8位数据
  3. 数据位接收完成后进入STATE2，接收并验证奇校验位
  4. 如果校验错误，直接返回STATE0；如果校验正确，进入STATE3接收停止位
  5. 停止位接收完成后，设置done信号有效（表示接收完成），并将有效数据输出到data
  6. 返回STATE0，等待下一帧数据的起始位

6. 发送模块代码实现

完整的UART发送模块Verilog代码：

module uart_tx(
    input wire clk,
    input wire rst_n,
    input wire [7:0] data,
    input wire start_tx,
    output wire TX,
    output wire busy          // 新增：忙状态指示
);
    parameter CLK=50000000;        // 系统时钟
    parameter baudrate=115200;     // 波特率

    parameter sent_1bit = CLK / baudrate;
    parameter sent_1Byte = sent_1bit * 11;   // 1起始 + 8数据 + 1校验 + 1停止

    reg [12:0] cnt_1bit;
    reg [1:0] state;
    parameter [1:0] STATE0 = 0,   // 空闲，等待启动
                    STATE1 = 1,   // 发送起始位、数据位、校验位、停止位
                    STATE2 = 2;   // 清空计数器，回到空闲

    // 状态机
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            state <= STATE0;
            cnt_1bit <= 0;
        end else begin
            case(state)
                STATE0: begin
                    if(start_tx) begin
                        state <= STATE1;
                        cnt_1bit <= 0;
                    end 
                    else
                        state <= STATE0;
                end
                STATE1: begin
                    if(cnt_1bit == sent_1Byte - 1)
                        state <= STATE2;
                    else
                        cnt_1bit <= cnt_1bit + 1;
                end
                STATE2: begin
                    cnt_1bit <= 0;
                    state <= STATE0;
                end
            endcase
        end
    end

    // 发送数据寄存器
    reg tx_p;
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n)
            tx_p <= 1;
        else if(state == STATE1) begin
            if(cnt_1bit < sent_1bit * 1)          // 起始位（低电平）
                tx_p <= 0;
            else if(cnt_1bit < sent_1bit * 2)     // bit0
                tx_p <= data[0];
            else if(cnt_1bit < sent_1bit * 3)     // bit1
                tx_p <= data[1];
            else if(cnt_1bit < sent_1bit * 4)     // bit2
                tx_p <= data[2];
            else if(cnt_1bit < sent_1bit * 5)     // bit3
                tx_p <= data[3];
            else if(cnt_1bit < sent_1bit * 6)     // bit4
                tx_p <= data[4];
            else if(cnt_1bit < sent_1bit * 7)     // bit5
                tx_p <= data[5];
            else if(cnt_1bit < sent_1bit * 8)     // bit6
                tx_p <= data[6];
            else if(cnt_1bit < sent_1bit * 9)     // bit7
                tx_p <= data[7];
            else if(cnt_1bit < sent_1bit * 10)    // 奇校验位
                tx_p <= (^data == 1) ? 0 : 1;     // 数据中1为奇数则校验位0，否则1
            else if(cnt_1bit < sent_1bit * 11)    // 停止位（高电平）
                tx_p <= 1;
        end 
        else
            tx_p <= 1;    // 空闲时保持高电平
    end

    assign TX = tx_p;
    assign busy = (state != STATE0);   // 发送器忙指示
endmodule

该发送模块实现了以下功能：

  1. 三状态状态机：STATE0（空闲等待）、STATE1（发送数据）、STATE2（清空计数器）。
  2. 奇校验生成：在发送数据位后自动计算并发送奇校验位。
  3. 忙状态指示：通过 busy 信号指示发送器是否正在工作。
  4. 完整帧格式：按照起始位（0）+ 8位数据 + 奇校验位 + 停止位（1）的格式发送数据。

模块工作流程：当 start_tx 信号有效时，状态机从 STATE0 进入 STATE1，开始发送起始位、8位数据、奇校验位和停止位。发送完成后进入 STATE2 清空计数器，然后返回 STATE0 等待下一次发送。

7. 顶层模块设计

顶层模块整合发送、接收模块，实现回环测试功能：

module uart_loopback (
    input  wire clk,
    input  wire rst_n,
    input  wire RX,
    output wire TX
);
    // 接收模块实例
    wire [7:0] rx_data;
    wire       rx_done;
    uart_rx u_rx (
        .clk   (clk),
        .rst_n (rst_n),
        .RX    (RX),
        .data  (rx_data),
        .done  (rx_done)
    );
    
    // 发送模块实例
    wire       tx_busy;
    reg  [7:0] tx_data;
    reg        start_tx;
    uart_tx u_tx (
        .clk     (clk),
        .rst_n   (rst_n),
        .data    (tx_data),
        .start_tx(start_tx),
        .TX      (TX),
        .busy    (tx_busy)
    );
    
    reg [7:0] buf0, buf1;   // 两个存储单元，buf0 为最早数据
    reg [1:0] count;        // 当前缓存数量：0,1,2

    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            tx_data  <= 8'd0;
            start_tx <= 1'b0;
            buf0     <= 8'd0;
            buf1     <= 8'd0;
            count    <= 2'd0;
        end 
        else begin
            start_tx <= 1'b0;   // 默认无发送启动

           
            // 如果发送空闲且缓存非空，则取出最早的数据发送
            if(!tx_busy && count > 0) begin
                tx_data <= buf0;          // 取 buf0（最早）
                start_tx <= 1'b1;

                // 更新缓存：移位
                if(count == 2) begin
                    buf0 <= buf1;         // 将 buf1 移到 buf0
                    buf1 <= 8'd0;         // 清空（可选）
                    count <= 1;
                end else begin            // count == 1
                    buf0 <= 8'd0;
                    count <= 0;
                end
            end
           
            // 如果接收到新数据且缓存未满，则存入缓存
            if(rx_done) begin
                if(count == 0) begin
                    buf0 <= rx_data;
                    count <= 1;
                end else if(count == 1) begin
                    buf1 <= rx_data;
                    count <= 2;
                end else begin
                    // count == 2，
                   
                end
            end
        end
    end
endmodule

该顶层模块实现了以下功能：

  1. 模块实例化：实例化接收模块 uart_rx 和发送模块 uart_tx，建立完整的串口通信链路。
  2. 双缓存设计：采用 buf0 和 buf1 两个8位寄存器作为数据缓存，实现简单的先进先出（FIFO）的数据流控制。（使用数据缓存的目的防止数据的丢失，如果没有缓存，那么在数据接收完成后，马上开始发送，在数据发送期间，又接收到了数据，导致发送模块来不及处理，从而导致丢失这一帧数据）也可以直接调用一个fifoip核来处理

模块工作流程：

  1. 复位状态：所有寄存器和缓存清零，发送模块处于空闲状态。
  2. 数据接收：当接收模块完成数据接收（rx_done 有效）且缓存未满时，数据存入缓存。
  3. 数据发送：当发送模块空闲（tx_busy 为0）且缓存非空时，从 buf0 取出最早的数据启动发送。
  4. 缓存更新：发送完成后更新缓存，如果缓存中有两个数据，则将 buf1 移到 buf0；如果只有一个数据，则清空缓存。

8. 上板验证与测试

能够实现串口回环功能，且不漏掉数据

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08-19 186
GPU Direct RDMA 允许 FPGA绕过 CPU 和系统内存，通过 PCIe 总线直接与 GPU 显存进行数据交换。传统路径: FPGA ──DMA──→ CPU内存 ──cudaMemcpy──→ GPU显存 (2次拷贝)GPU Direct: FPGA ──PCIe DMA──→ GPU显存 (1次拷贝, 零CPU参与)优势数据支撑高性能H100 峰值 7.37 GB/s (达 PCIe 极限 93.5%)，帧率 6600+ fps。
从EP2C8开发到程序固化：Quartus II 13.0.1 SP1完整实战指南
bother3000的博客
08-14 37
本文针对Altera Cyclone II EP2C8 FPGA开发中Quartus II 13.0.1 SP1环境的搭建与使用进行了详细指导。内容涵盖： 版本选择：Quartus II 13.0.1 SP1是末代支持Cyclone II的稳定版本，兼容Win7且教程丰富。 环境配置：推荐在Win7专业版SP1虚拟机（NAT模式）中安装，避免宿主系统冲突。 关键步骤： 主程序与器件库需匹配安装，破解后生成永久License； USB-Blaster驱动需禁用数字签名强制，SOF文件可下JIC不可下载解决方法
5 HDLBits —— 构建更大的电路
2601_94999377的博客
08-16 217
本文包含两个数字电路设计案例：1) 1000周期计数器：实现0-999同步循环计数，带同步复位功能；2) 4位移位寄存器与递减计数器：支持两种互斥工作模式（串行右移和自减计数）。两个案例均采用Verilog HDL实现，包含详细注释说明电路功能、时序规则和端口定义。计数器设计重点展示循环计数逻辑，而多功能寄存器则演示了优先级控制的双模式切换机制。配套仿真结果验证了设计的正确性，为更复杂数字系统提供基础模块。
4.2 HDLBits —— 时序逻辑电路之计数器
2601_94999377的博客
08-14 185
本文介绍了四个计数器设计案例：1) 4位二进制计数器(0-15循环)，2) 模10计数器(0-9循环)，3) 1-10十进制计数器，4) 带使能的慢速模10计数器。所有设计均采用同步复位机制，使用Verilog HDL实现，核心逻辑包括：时钟边沿触发、复位优先级处理、循环计数控制和使能暂停功能。重点展示了各计数器在复位、正常计数和边界值处理时的状态转换机制，并配有代码实现和仿真波形图。
4.3 HDLBits —— 时序逻辑电路之移位寄存器
2601_94999377的博客
08-14 252
本文介绍了三种移位寄存器的设计实现： 4位右移移位寄存器 支持异步复位、同步置数、右移操作 右移时最高位补0，最低位移出 置数优先级高于移位 100位双向循环移位寄存器 支持同步置数和循环左/右移 循环移位时移出位从另一端补入 通过2位控制信号选择移位方向 64位算术移位寄存器 支持同步置数和可编程移位 可选择左移1/8位或算术右移1/8位 算术右移时高位补符号位 三种设计均采用Verilog HDL实现，严格遵循同步时序逻辑和优先级控制，提供完整的功能验证波形图。
基于FPGA的UDP回环实验（二）----ARP模块
2302_80790488的博客
08-16 231
ARP协议通过请求/应答机制实现IP地址到MAC地址的映射，请求采用广播方式，应答采用单播方式。设计方案包含接收模块(arp_rx.v)、发送模块(arp_tx.v)和CRC校验模块(crc32_d8.v)三部分。
4.4 HDLBits —— 更多时序逻辑电路
2601_94999377的博客
08-15 159
本文介绍了三种经典的元胞自动机模型及其FPGA实现方案：1) 规则90一维元胞自动机采用异或运算实现状态转移，边界补零处理；2) 规则110一维元胞自动机通过组合逻辑实现图灵完备的状态转移；3) 16×16康威生命游戏在环形边界条件下实现二维细胞演化，采用邻居计数和状态转移规则。所有设计均支持并行加载初始状态，每个时钟周期完成一次迭代更新，展示了数字电路实现复杂自组织系统的典型方法。其中规则110具有图灵完备性，生命游戏则能产生丰富的自组织模式，体现了元胞自动机在复杂系统建模中的重要性。
FPGA复位策略深度解析：异步复位、同步释放与设计最佳实践
weixin_49780322的博客
08-19 260
复位设计看似简单，实则关乎整个系统的稳定性和可靠性。异步复位同步释放方案兼顾了复位响应的及时性和释放的同步性，是FPGA设计中最值得掌握的复位方法论。同时，多时钟域下的复位管理、复位网络的扇出优化等细节同样值得重视。希望本文能帮助读者在项目设计中少走弯路，构建更稳健的复位架构。
简易寄存器接口SMMR---iic控制器
qq_26074053的博客
08-14 172
key_debounce.v 和 axis_uart_sender.v 参考。i2c_master_dri.v 参考。
verilog状态机输出方波
qq_26074053的博客
08-15 63
【代码】verilog状态机输出方波。
Xilinx 7 系列 FPGA 高速 LVDS 接收专题：从 IBUFDS、BUFIO、BUFR 到 ISERDESE2
m0_46644103的博客
08-17 30
本文摘要： 本文深入分析Xilinx 7系列FPGA接收高速LVDS图像传感器数据的完整方案。重点探讨了源同步DDR接口架构，包括差分时钟处理（IBUFDS、BUFIO、BUFR）、ISERDESE2解串器配置、区域时钟资源分配策略及关键时序关系。
UVM Driver 与 BFM：从 Transaction 到真实波形的最后一公里
Getting Stronger的博客
08-14 801
/ BFM 写任务// 等待 hready 为高while (!hready);// 可添加若干周期延迟endtask// BFM 读任务while (!hready);endtask经过多个项目的锤炼，我发现验证平台中最能体现架构设计能力的就是 BFM 与 driver 的解耦。一套高度可配置的 BFM，覆盖完整的总线协议，带有随机延迟、错误注入、响应等待等特性。一个极简的 driver，只负责“搬运” transaction，不包含任何时序细节。
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