【最新】モノリシック3D集積【2026/07/01 半導体ニュース】私見　組み合わせで実現することのすごさを分かって

今日の3行サマリー
モノリシック3D集積とチップ冷却の研究が進んでいます。
KeysightとWINがGaN MMIC設計フローで協業します。
ルネサスがAIを軸に2035年の売上高3倍増を視野に入れます。

①モノリシック3D集積と近接場熱伝達の研究が進展　縦方向の集積と冷却が次の焦点に

Semiconductor Engineeringは、6月30日のResearch Bitsで、モノリシック3D集積と近接場熱伝達に関する研究を紹介しました。モノリシック3D集積では、既に作った下層回路の上に、低温プロセスでさらにトランジスタ層を積むことが課題になります。
記事では、イリノイ大学アーバナ・シャンペーン校の研究として、薄い単結晶シリコン膜を転写し、200℃以下の低温で積層するプロセスが紹介されています。3層のトランジスタ層を作り、3Dロジック回路やSRAMセルを実証したとされています。
また、近接場熱伝達の研究では、ナノメートルスケールの隙間を介して熱を制御する方向が示されています。AIチップでは演算密度が上がるほど熱が問題になるため、縦方向の集積と冷却技術はセットで重要になります。
・モノリシック3D集積とチップ冷却の研究を紹介
・低温で単結晶シリコン膜を積層するアプローチ
・3層トランジスタ構造と3Dロジック、SRAMセルを実証
・近接場熱伝達による新しい冷却戦略にも注目
・微細化の次は、縦方向の集積と熱設計が焦点
一言コメント
2Dの微細化だけで性能を伸ばすのが難しくなるほど、縦に積む技術と熱を逃がす技術が重要になります。先端パッケージだけでなく、トランジスタ層そのものをどう積むかという研究にも注目です。
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ハンドウ退の私見

単結晶シリコンを“低温で3階建て”にする研究が示したもの

半導体の世界では、トランジスタを小さくするだけでは限界が近づいています。

そこで出てくる発想が、横に広げるのではなく、上に積むことです。いわば、平屋の住宅街を高層ビルに変えるような話です。実際、今回の研究を率いたイリノイ大学 Urbana-Champaign の Qing Cao 教授も、平面的に広がる郊外を高層ビルに置き換えるようなものだと説明しています。

今回、SemiEngineeringが紹介していた研究は、まさにその「半導体を縦に積む」話です。イリノイ大学の研究チームが、単結晶シリコンの超薄膜を使い、3層のモノリシック3D回路を実証しました。元論文はNatureに掲載されています。

この研究のすごさは「組み合わせ」

この研究のすごさは、一言で言えば「組み合わせ」です。

モノリシック3Dや縦積みトランジスタの研究は、以前からあります。CFETのようにnFETとpFETを縦に重ねる研究もありますし、上層にポリシリコン、酸化物半導体、カーボンナノチューブ、2D材料などを使う研究もあります。

しかし今回のポイントは、半導体の本流である単結晶シリコンを使いながら、完成済みの下層回路を壊さない400℃以下の熱予算で積み、実際に3層のロジック回路やSRAMセルまで示した点です。

つまり、すごいのは「3Dです」だけではありません。

単結晶シリコンであること。
400℃以下の低温プロセスであること。
接合自体は200℃以下で行っていること。
3層まで積んでいること。
ロジック回路とSRAMセルを作っていること。
上層トランジスタでも比較的高い性能を出していること。
さらに、200mm、つまり8インチウェハスケールで実証していること。

この組み合わせが重要です。

「熱予算」とは何か

ここで少し分かりにくいのが「熱予算」という言葉です。

熱予算とは、完成済みの回路にあとどれだけ熱をかけてもよいか、という残り枠のことです。料理でいえば、完成した弁当の上に一品追加したいのに、弁当ごと高温のオーブンに入れるわけにはいかない、という話です。

半導体でも同じです。下層のトランジスタや配線がすでに完成している状態で高温をかけると、トランジスタの特性がずれたり、銅配線や絶縁膜の信頼性が悪化したりします。だから、上にもう一層トランジスタを作るには、下の回路を傷めない低温工程が必要になります。

今回の研究では、厚さ10nm以下の単結晶シリコン膜をドナーウェハから取り出し、それを完成済み回路の上に転写します。接合にはロールラミネーターを使い、200℃以下で強い接合を作ると説明されています。

しかも、このシリコン膜は非常に薄いため、下地の凹凸に沿いやすい。通常のウェハ接合では、硬いもの同士を無理に貼るため、界面にボイドなどの欠陥ができやすくなります。今回のような薄膜であれば、下地にしなやかに追従できるというわけです。

junctionless transistorを使う理由

さらに、上層トランジスタには junctionless transistor、つまり接合を持たないタイプのトランジスタを使っています。通常のトランジスタでは、ソースやドレインを形成するために高温のドーピング工程が必要になります。しかし、それでは下層回路を傷める可能性があります。

そこで、あらかじめ均一に高濃度ドープした薄いシリコン膜を使い、ゲートでチャネルを制御する構造にしています。膜が10nm以下と薄いため、junctionlessでもゲート制御が効きやすい、という考え方です。

単なるトランジスタ実証ではない

実証内容も、単なる一個のトランジスタではありません。

具体的には、各層に625個のトランジスタを持つ層を3段重ね、層間を縦の金属配線でつないでいます。そして、インバータ、NAND、NORといった論理ゲートに加え、SRAMセルも構築しています。歩留まりも98〜100%とされており、研究室レベルの一点物ではなく、ウェハスケールでの均一性を示した点も重要です。

もちろん、これで明日から最先端CPUが3階建てになる、という話ではありません。

今回のトランジスタはFinFETやGAAそのものではなく、junctionlessの薄膜トランジスタです。論文では電流密度が650µA/µmを超え、FEOLのシリコンMOSFETに近い性能とされていますが、量産の2nmや3nmロジックをそのまま上に載せられる段階ではありません。

論文自身も、この技術を特に研究用途や少量試作向けに有望だと位置づけています。つまり、著者たちもいきなり大規模量産を主張しているわけではありません。

まだ残る課題

課題もあります。

上層でどこまで微細加工できるのか。低抵抗コンタクトを400℃以下でどう作るのか。層間配線のRCや信頼性をどう扱うのか。3D化したときの熱をどう逃がすのか。そして、量産時の歩留まりやばらつきをどう抑えるのか。

このあたりは、まだこれからです。

それでも重要だと思う理由

それでも、この研究はかなり重要だと思います。

なぜなら、モノリシック3Dの弱点だった「上層トランジスタの材料と性能」の問題に対して、単結晶シリコンを使う道を示したからです。これまで上層には妥協的な材料を使うしかない、という雰囲気がありました。しかし今回の研究は、シリコン本流の材料を低温で上に積む可能性を見せています。

特にSRAMとの相性は面白いです。

現在のSRAMは、1ビットを保存するために6個のトランジスタを平面に並べます。これを複数層に分散できれば、面積を減らせるだけでなく、配線距離も短くできる可能性があります。AIチップやCPU/GPUでは、メモリとロジックの距離が消費電力や性能に直結します。縦方向に近づけられる意味は大きいです。

なお、この研究はNSFに加えてIntelの資金提供も受けており、関連特許も出願されています。少なくとも産業側が関心を持つテーマであることは間違いありません。

今回の研究は、量産技術としてはまだ入口です。

しかし、ムーアの法則が「横に小さくする」だけでは苦しくなる中で、「縦に積む」方向の重要なピースになる可能性があります。

一つひとつの要素は、過去にも研究されてきました。
でも、単結晶シリコン、低温、3層積層、ロジック、SRAM、高性能トランジスタ、ウェハスケール実証を同時に示した。

この組み合わせがすごい。

だから私は、この論文を「すぐ量産される技術」ではなく、「シリコンCMOSを本当に立体化していくための大きな一歩」と見ています。　でも私が現役のときには実用化はしないでしょう（ぉぃ）

参考：SemiEngineering、Nature論文、Illinois大学発表

②KeysightとWIN Semiconductors、GaN MMIC設計フローで協業　高周波部品の設計リスクを低減
Keysight TechnologiesとWIN Semiconductorsは、GaN MMIC向けの共同設計フローを発表しました。対象は5G基地局、Wi-Fiアクセスポイント、衛星ペイロード、防衛レーダーなどに使われる高周波RF部品です。
今回のポイントは、オンチップのシミュレーション、3Dレイアウト検証、評価ボード設計までを1つの環境でつなぐことです。MMICでは、テープアウトに失敗すると再試作で時間を失います。そこで、設計段階からチップ、パッケージ、基板、コネクタまで含めて性能を確認し、初回テープアウト成功率を高める狙いです。
WINのGaNプロセス設計キットとKeysightのEDAツールを組み合わせることで、設計会社がファウンドリ投入前に解析・最適化・検証を進めやすくなります。
・KeysightとWIN SemiconductorsがGaN MMIC設計フローで協業
・5G、衛星、防衛レーダー向け高周波部品が対象
・オンチップ解析、3Dレイアウト、評価ボード設計を統合
・再テープアウトのリスクを低減
・WINのGaN PDKとKeysight ADS系ツールを組み合わせる
一言コメント
AIほど派手ではありませんが、GaN RFは通信、衛星、防衛で重要な領域です。高周波チップは、チップ単体ではなく、パッケージや評価ボードまで含めた設計が勝負になるため、設計フローの統合は地味に効く話です。
URL

https://www.businesswire.com/news/home/20260630264913/en/Keysight-and-WIN-Semiconductors-Collaborate-to-Cut-Design-Risk-for-High-Frequency-RF-Components

③ルネサス、2035年の売上高3倍増も視野　AIで3段階の成長を狙う
ルネサス エレクトロニクスは、AIを軸にした今後の成長戦略を説明しました。MONOistによれば、同社はAIインフラ、フィジカルAIとSDV、そしてエッジAIの3段階で成長機会を捉える方針です。
足元ではAIインフラ向けに、GPU周辺の電源だけでなく、メモリインタフェースやAIワークロード制御に関わる半導体需要も伸びています。ルネサスは、従来の車載マイコンや産業向け半導体だけでなく、AI時代のシステム全体に入り込むことで成長を狙う構図です。
特に注目したいのは、AIを「データセンターだけの話」にしていない点です。AIインフラから始まり、SDVやロボットなどのフィジカルAI、最後はエッジ側の知能化へ広げる流れは、ルネサスの得意領域と相性がよさそうです。
・ルネサスがAIを軸にした成長戦略を説明
・AIインフラ、フィジカルAIとSDV、エッジAIの3段階
・2035年の売上高3倍増も視野
・GPU周辺だけでなくメモリインタフェース需要にも注目
・車載、産業、エッジ領域へのAI波及を狙う
一言コメント
ルネサスはGPUを作る会社ではありませんが、AIが現実世界に広がるほど、電源、制御、車載、エッジの半導体が重要になります。AIインフラからフィジカルAIまでをつなぐ戦略として見たいニュースです。
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総括コメント
今日の半導体ニュースは、3D集積研究、高周波GaN設計、AIを取り込む企業戦略の3本です。
モノリシック3D集積と熱伝達の研究は、微細化の次に来る「縦方向」と「冷却」の課題を示しています。KeysightとWINの協業は、GaN MMICの設計リスクを下げ、通信・衛星・防衛向け高周波部品の開発を支える動きです。ルネサスは、AIをデータセンターだけでなく、車載、産業、エッジへ広げる成長戦略を示しました。
AI半導体の競争は、GPUやHBMだけでなく、3D集積、熱設計、RF、制御まで広がっています。今日の3本は、その広がりをよく表しているニュースです。