7.3.4 Alternative Technologies

一、英文原文

Numerous alternative technologies could achieve the same result as the technologies described. Many of these alternatives are simply applications of long-understood techniques to solving particular problems. This section discusses a sample of those mechanisms; it is not intended to be exhaustive, but rather to be illustrative. This should give insight into issues that DRAM designers consider.

二、中文翻译

许多替代技术能够达到与所述技术相同的结果。这些替代方案大多只是将早已被理解的技术应用于解决特定问题。本节讨论其中一部分机制；目的并非穷举，而是举例说明。这应能帮助读者深入了解 DRAM 设计者所考虑的问题。

三、解读

这段文字是一个章节的引导性说明，出现在书中讨论“替代技术”（alternative technologies）的部分。它强调了以下几点：

1. 并非只有一种实现方式：虽然前面章节详细描述了 JEDEC 或 Rambus 采用的特定技术（如可编程 CAS 延迟、双边缘时钟、片内 DLL 等），但还有许多其他方法可以达到类似的效果。

2. 创新往往源于旧技术的新应用：许多所谓的“替代技术”并不是全新的发明，而是将早已存在的电路或系统设计思想应用到新的问题场景中。

3. 目的不是穷举：作者无意列出所有可能的替代方案，而是选择少量代表性示例，以启发读者思考。

4. 帮助读者理解设计权衡：通过了解这些替代技术，读者可以更深刻地认识到 DRAM 设计者在性能、成本、功耗、复杂度等方面所做的各种权衡。

这种写法体现了本书的一贯风格：不仅讲述“是什么”，更引导读者思考“为什么这样设计”以及“还有哪些其他可能性”。

以下是该段文字的翻译及详细解读。

一、英文原文

Programmable CAS Latency

The primary benefit of programmable CAS latency is flexibility. Its presence in a DRAM allows a fast part to emulate the behavior of a slow part, which would enable an OEM or end consumer to intermingle parts from different generations (with different speeds) in the same system or intermingle same-generation parts from different manufacturers (which might have slightly different performance capabilities due to slight variations in process technologies) in the same DIMM. To illustrate, if a DRAM manufacturer has a part with a minimum 20-ns CAS read-out, the part could conceivably work as a CAS-2, 100-MHz part (20 ns requires 2 cycles at 100 MHz); a CAS-3, 150-MHz part (20 ns requires 3 cycles at 150 MHz); or a CAS-4, 200-MHz part (20 ns requires 4 cycles at 200 MHz). Note that the part would never be able to make CAS-2 latencies at the higher bus speeds or CAS-3 at the highest bus speed (CAS-2 requires 13.33 ns at 150 MHz and 10 ns at 200 MHz; CAS-3 requires 15 ns at 200 MHz). Alternative technologies include the following:

• Use fixed CAS latency parts.
• Explicitly identify the CAS latency in the read or write command.
• Program CAS latency by blowing fuses on the DRAM.
• Scale CAS latency with clock frequency.

二、中文翻译

可编程 CAS 延迟

可编程 CAS 延迟的主要优点是灵活性。它在 DRAM 中的存在允许一个快速器件模拟慢速器件的行为，从而使 OEM 或最终消费者能够将不同世代（速度不同）的器件混用在同一个系统中，或者将不同制造商生产的同代器件（由于工艺技术的微小差异，性能可能略有不同）混用在同一个 DIMM 上。举例来说，如果一个 DRAM 制造商有一颗最小 CAS 读出时间为 20 ns 的器件，那么该器件可以工作在：CAS-2、100 MHz（20 ns 在 100 MHz 下需要 2 个周期）；或者 CAS-3、150 MHz（20 ns 在 150 MHz 下需要 3 个周期）；或者 CAS-4、200 MHz（20 ns 在 200 MHz 下需要 4 个周期）。请注意，该器件永远无法在更高总线速度下实现 CAS-2 延迟，也无法在最高总线速度下实现 CAS-3 延迟（CAS-2 在 150 MHz 时需要 13.33 ns，在 200 MHz 时需要 10 ns；CAS-3 在 200 MHz 时需要 15 ns）。替代技术包括以下选项：

• 使用固定 CAS 延迟的器件。
• 在读或写命令中显式指明 CAS 延迟。
• 通过烧断 DRAM 上的熔丝来编程 CAS 延迟。
• 使 CAS 延迟随时钟频率缩放。

三、详细解读

1. 可编程 CAS 延迟的主要价值：灵活性

• 跨世代兼容：同一颗 DRAM 芯片可以在不同时钟频率的系统中使用（通过设置不同的 CAS 延迟周期数），从而降低库存管理成本。
• 混用不同厂商的器件：即使不同厂商生产的 DRAM 在纳秒级延迟上有细微差异，也可以通过选择合适的 CAS 延迟值来保证它们在同一 DIMM 上协同工作。

2. 工作原理示例

假设一颗 DRAM 的物理 CAS 延迟（以纳秒计）为 20 ns：

• 在 100 MHz（周期 10 ns）系统中，需要 2 个周期 → CAS=2
• 在 150 MHz（周期 ≈6.67 ns）系统中，需要 3 个周期 → CAS=3
• 在 200 MHz（周期 5 ns）系统中，需要 4 个周期 → CAS=4

注意：该器件无法在 150 MHz 下以 CAS=2 工作，因为 2×6.67=13.34 ns < 20 ns（不满足物理延迟）。同样，在 200 MHz 下也无法以 CAS=3 工作（3×5=15 ns < 20 ns）。

3. 替代技术

文中列出了几种替代方案，各有优缺点：

4. 为什么 JEDEC 选择了可编程 CAS 延迟（而不是这些替代方案）？

• 灵活性：允许同一颗 DRAM 用于不同频率的系统，降低制造商库存复杂度。
• 兼容性：不同速度等级的 DRAM 可以通过设置不同的 CAS 延迟在同一 DIMM 上混用。
• 简单性：相比“命令中显式指定”，可编程 CAS 延迟不增加每个请求的命令开销；相比“熔丝编程”更灵活；相比“随频率缩放”更可靠（避免频率检测错误）。

5. 实际应用

• 在系统初始化时，BIOS/UEFI 读取 DIMM 上的 SPD（串行存在检测）ROM，其中包含了该内存模块在不同频率下推荐的 CAS 延迟值。
• 内存控制器根据最终运行的频率，设置 DRAM 的模式寄存器，选择对应的 CAS 延迟。
• 用户也可以在 BIOS 中手动调整 CAS 延迟（超频或降频），以实现性能最大化或系统稳定性。

四、总结

可编程 CAS 延迟是 SDRAM/DDR 内存的重要特性，其主要价值在于灵活性——允许同一颗 DRAM 芯片在不同频率的系统中工作，也允许不同速度等级的 DRAM 混用。文中通过一个 20 ns 物理延迟的例子清晰地说明了 CAS 延迟与时钟频率的关系，并列举了四种替代技术。这种设计是同步 DRAM 接口相比异步 DRAM 的一大进步，也是 DDR 及后续标准沿用至今的关键配置机制。


以下是两张图片内容拼接后的完整英文原文、中文翻译及详细解读。

一、拼接后的英文原文

Use Fixed CAS Latency Fixing the CAS latency would simply mean that each individual SDRAM would operate with a single, predetermined latency. Although using fixed latency would reduce flexibility, it would simplify testing considerably [Lee 2002], as only one mode of operation would need to be tested instead of two or more, and it would simplify design slightly. In a JEDEC-style bus organization, where the command, address, and data busses are all separate, the scheduling of requests is simplified if all requests have the same latency. Thus, memory controllers typically set the CAS latency at initialization and never change it again while the machine is powered on; i.e., current systems use a de facto fixed CAS latency while the machine is running [Lee 2002, Baker 2002, Kellogg 2002, Macri 2002, Ryan 2002, Rhoden 2002, Sussman 2002].

二、中文翻译

使用固定 CAS 延迟 固定 CAS 延迟意味着每个 SDRAM 器件将以单一的、预先确定的延迟工作。虽然使用固定延迟会降低灵活性，但它会大大简化测试 [Lee 2002]，因为只需要测试一种操作模式而不是两种或更多，并且也会略微简化设计。在 JEDEC 风格的总线组织中，由于命令、地址和数据总线都是分离的，如果所有请求具有相同的延迟，请求的调度会更简单。因此，内存控制器通常在初始化时设置 CAS 延迟，并且在机器通电运行期间永远不会再更改；也就是说，当前系统在机器运行时实际上使用的是固定的 CAS 延迟 [Lee 2002, Baker 2002, Kellogg 2002, Macri 2002, Ryan 2002, Rhoden 2002, Sussman 2002]。

三、详细解读

1. 固定 CAS 延迟的含义

• 每颗 DRAM 芯片只支持一个固定的 CAS 延迟值（例如，固定为 CAS=2，不能在 CAS=3 模式下工作）。
• 这意味着该器件只能用于特定频率范围（如 100 MHz 或 133 MHz 等），不能跨频率使用。

2. 固定 CAS 延迟的优点

3. 为什么实际系统使用“事实上的固定 CAS 延迟”？

尽管 JEDEC 标准支持可编程 CAS 延迟（在初始化时设定），但在实际运行中：

• 内存控制器只在系统初始化时设置一次 CAS 延迟，之后不再改变。
• 所有 DRAM 使用相同的 CAS 延迟（由系统中最慢的模块决定）。
• 因此，运行时所有请求的 CAS 延迟都是相同且固定的。

4. “可编程” vs “固定”的权衡

5. 总结

尽管 JEDEC 标准提供了可编程 CAS 延迟的功能，但由于 JEDEC 分离总线的特性（命令、地址、数据分离），所有请求使用相同的延迟反而更有利于调度。因此，内存控制器只在系统启动时根据 DRAM 的速度等级设置一次 CAS 延迟，之后运行期间不再更改。这意味着实际运行的系统中，CAS 延迟是“事实上的固定”。这一观察解释了为什么替代方案中的“固定 CAS 延迟”在技术上是可行的，并且具有简化和降低成本的优势。

以下是该段文字的翻译及详细解读。

一、英文原文

Explicitly Identify CAS Latency in the Command One option would be to design the DRAM command set so that each column read command explicitly encodes the desired CAS latency. Instead of initializing the DRAM to use a latency of 2 or 3 cycles, and then presenting generic CAS commands, each of which would implicitly use a latency of 2 or 3 cycles, respectively, a memory controller could present commands to the SDRAM that would explicitly specify a desired latency. For example, the memory controller would use “CAS-2” read commands if it desired a latency of two and “CAS-3” read commands if it desired a latency of three.

二、中文翻译

在命令中显式标识 CAS 延迟 一种选择是设计 DRAM 命令集，使得每个列读命令显式地编码所需的 CAS 延迟。内存控制器不是先将 DRAM 初始化为使用 2 或 3 个周期的延迟，然后发出通用的 CAS 命令（每个命令分别隐式地使用 2 或 3 个周期的延迟），而是可以向 SDRAM 发出显式指定所需延迟的命令。例如，如果内存控制器希望延迟为两个周期，它会使用“CAS‑2”读命令；如果希望延迟为三个周期，则使用“CAS‑3”读命令。

三、详细解读

1. 与“可编程 CAS 延迟”的区别

2. 潜在优点

• 无需模式寄存器：DRAM 不需要保存 CAS 延迟值，节省芯片面积。
• 支持动态延迟调整：不同请求可以指定不同延迟（例如，对快速页面访问使用短延迟，对随机访问使用长延迟）。
• 简化初始化：不需要在启动时编程模式寄存器，减少 BIOS 复杂度。

3. 缺点与挑战

• 命令编码开销：需要为每种 CAS 延迟分配不同的命令码，可能消耗有限的命令编码空间（尤其是在命令总线较窄时）。
• 增加 DRAM 解码逻辑：DRAM 需要区分不同 CAS 命令并执行对应的延迟等待。
• 与现有协议不兼容：需要修改 DRAM 命令集，无法与标准 SDRAM/DDR 控制器兼容。
• 实际意义不大：在 JEDEC 分离总线中，所有请求通常使用相同延迟；即使命令级可调，调度收益有限。

4. 为什么这个方案没有被采用？

• 标准化阻力：改变命令集会破坏向后兼容性。
• 收益不明显：JEDEC 总线上内存控制器已经可以通过 bank 交错、命令重排序等隐藏延迟，命令级可调 CAS 带来的额外灵活性并不急需。
• 实现成本：DRAM 需要更复杂的命令解码，增加成本和功耗。

5. 类似思想在现代接口中的应用

虽然这个具体方案未被 JEDEC 采用，但“命令中携带时序参数”的思想在后来的某些高速串行接口（如 Hybrid Memory Cube 或 HBM 的某些扩展命令）中有所体现。更常见的做法是：通过不同命令类型（如读、写、读 with 自动预充电）隐式表达不同的时序行为，而不是直接编码延迟值。

四、总结

“在命令中显式标识 CAS 延迟”是一种替代技术，它为每个读命令直接编码所需的延迟周期数，从而避免了模式寄存器的初始化和运行时固定的限制。虽然这种方法理论上提供了极大的灵活性，但由于命令编码空间有限、增加 DRAM 解码复杂度、与现有协议不兼容，以及实际性能收益有限，最终未被主流 JEDEC 标准采纳。它体现了 DRAM 设计中灵活性与标准化、成本之间的典型权衡。

一、拼接后的英文原文

Program CAS Latency Using Fuses

The CAS latency value could also be d