FPGA学习笔记（十一）IP核之RAM及ROM的学习总结

系列文章目录

一、FPGA学习笔记（一）入门背景、软件及时钟约束

二、FPGA学习笔记（二）Verilog语法初步学习(语法篇1)

三、FPGA学习笔记（三） 流水灯入门FPGA设计流程

四、FPGA学习笔记（四）通过数码管学习顶层模块和例化的编写

五、FPGA学习笔记（五）Testbench（测试平台）文件编写进行Modelsim仿真

六、FPGA学习笔记（六）Modelsim单独仿真和Quartus联合仿真

七、FPGA学习笔记（七）verilog的深入学习之任务与函数（语法篇3）

八、FPGA学习笔记（八）同步/异步信号的打拍分析及处理

九、FPGA学习笔记（九）SPI学习总结及stm32的HAL库下SPI配置

十、FPGA学习笔记（十）IP核之PLL锁相环的学习总结

RAM基本概念

RAM IP 核：随机存取存储器，不仅仅可以存储数据，同时支持对存储的数据进行修改；
ROM IP 核：只读存储器，在正常工作时只能读出数据，而不能写入数据。
这两种使用的资源都是FPGA 的内部嵌入式 RAM 块，只不过， ROM IP 核只用到了嵌入式 RAM 块的读数据端口。

data：RAM 写数据端口；
address：RAM 读写地址端口，对于单口 RAM 来说，读地址和写地址共用同一组地址；
wren：写使能信号，高电平有效；
byteena：字节使能控制，该功能屏蔽了输入数据，这样仅写入数据中指定字节，未被写入的字节保留
addressstall：地址使能控制，当 addressstall 信号为高电平时，有效地址时钟使能就会保持之前的地址。
clockena：时钟使能控制，高电平有效；
rden（read enable）：读使能信号，高电平有效；
aclr：异步复位信号，高电平有效；
inclock、outclock：单口 RAM 端口支持输入与输出时钟模式和单时钟模式。
输入与输出时钟模式：输入时钟控制存储器模块的所有输入寄存器，其中包括数据、地址、byteena、wren 以及 rden 寄存器；输出时钟控制数据输出寄存器。
单时钟模式：没有 inclock 信号与 outclock 信号，只有一个 clock 信号，