沧小海的《xilinx的A7系列芯片资源学习笔记》之第一部分：I/O BANK(三)

最新推荐文章于 2024-07-23 00:42:36 发布

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本文详细介绍了FPGA中ISERDESE2与OSERDESE2的功能与使用方法，包括参数配置、接口信号分析等内容。此外，还涉及了IO_FIFO的作用及BUFMRCE、BUFIO和BUFR等时钟缓冲器的工作原理。

2.3 OSERDESE2与ISERDESE2

2.3 OSERDESE2与ISERDESE2

如下图所示，每组引脚都有两个OSERDESE2和ISERDESE2。可以实现串行与并行之间的转换，每个SERDES都支持串行与8bit并行之间的转换。并可以通过Bitslip实现数据的重新对齐。

2.2.1 ISERDESE2

ISERDESE2主要是串行输入，可根据对ISERDESE2的模式配置，实现不同模式。如下图是ISERDESE2的例化，可以在vivado的原语里面搜索到该模块。

首先先看下参数的配置，具体解释如下表

第一部分：模块参数

参数部分的设置或是调用原语的设置或是使用相应IP核的配置。

1、DATA_RATE

是用于对串行数据采样时的采样模式设置，有SDR和DDR两种模式设置，SDR（single data rate）是单沿采样，DDR（double data rate）是双沿采样，该模块默认为DDR模式。

2、DATA_WIDTH

是设置串并转换的位宽，每一个“ISERDESE2”可以实现8bit位宽的输出，但通过不同的模式设置就有了多种位宽输出格式，具体如下表所示。其中“NETWORKING”类型的DDR模式可支持最大14bit位宽，这时就需要将两个“ISERDESE2”采用主从模式进行串联实现。具体方式会放在下文阐述。

3、DYN_CLKDIV_INV_EN和DYN_CLK_INV_EN

如下图所示，在“ISERDESE2”接口有“DYNCLKDIVSEL”和“DYNCLKSEL”两个信号分别控制“CLKDIV”和“CLK”是否进行取反操作。而“DYN_CLKDIV_INV_EN”和“DYN_CLK_INV_EN”就是“DYNCLKDIVSEL”和“DYNCLKSEL”这两个选择信号的的使能信号，只有在“DYN_CLKDIV_INV_EN”和“DYN_CLK_INV_EN”为“TURE”的情况下，才能进行选择，默认是“FALSE”。而这种操作只支持“MEMORY_QDR”和“MEMORY_DDR3”模式，一般用不到。

4、INTERFACE_TYPE

这是模式设置，“ISERDESE2”支持内存模式、网络模式以及过采样模式。内存模式即MEMORY模式、MEMORY_DDR3模式和MEMORY_QDR模式。例如我们用“mig_7series_0”核就是MEMORY_DDR3模式，另外还支持 OVERSAMPLE和 NETWORKING模式。NETWORKING模式就是实现串并转换，OVERSAMPLE是同频多相位采样模式，可实现与数据同频的时钟对数据采样。当然，这还需要其它逻辑的配合，这个在《xapp523》中有详细的介绍。

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