FPGA设计—VHDL语言篇(1) 模块例化

关于模块例化有两种方式，一种是通过声明，在进行例化，另一种是直接进行例化操作，第一种可以通过configuration进行配置，便于统一管理配置，第二种调用方便，但不能通过configuration进行配置，不利于日后配置结构体。

声明：

component <name>
  port(port1;[port2];...);
end component

<name_1>:<name>
  port map(port1,[port2],...);

<name_1>: entity work.<name>
  port map(port1,[port2],...);

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