TFET正向漏电流与硬件安全

基于隧穿场效应晶体管的超低功耗及考虑p‐i‐n正向漏电流的硬件安全电路设计

1 | 引言

隧穿场效应晶体管（TFETs）已成为未来低功耗电子电路设计中一种有前景的器件候选者。1,2 TFET具有陡峭的亚阈值斜率，因其带间隧穿机制而实现更高的开态与关态电流比。3,4近年来，已提出多种TFET器件结构，以在实现亚60mV/dec开关操作的同时获得高开态电流。5-8其中，硅基TFETs由于其成熟的制造工艺已被证明是理想的器件，但表现出较低的开态电流。5,6研究人员的调查表明，III‐V族TFETs因所用材料的较小带隙而能够实现更高的开态电流。7,8在最近的实验演示中，III‐V族TFET在0.5V的电源电压（VDD）下实现了 92 μA/μm的开态电流，并具有48mV/dec的亚阈值摆幅9。凭借高开态与关态电流比和较低的亚阈值摆幅，TFET数字电路实现了超低功耗和高能效。10,11然而，TFET表现出一些特殊的电学特性，如双极性和单向电流导通。12,13 TFET中的双极性被视为一个严重挑战，已有多种器件级优化技术被用于降低双极性泄漏。14,15最近实验报道指出，TFET存在显著的p‐i‐n泄漏，导致基于TFET的电路发生故障，且该问题并非由TFET器件中的双极性泄漏引起。16,17文献中忽略了p‐i‐n正向漏电流带来的影响，且尚未讨论深入的见解或技术来减轻其影响。17,18本文提出电路技术以减小TFETp‐i‐n正向漏电流的影响。

同时，集成电路设计与制造的全球化带来了硬件安全威胁，例如硬件木马、侧信道分析以及集成电路逆向工程（RE）。19-21面向硬件的安全提供了新的基于互补金属氧化物半导体（CMOS）的安全原语，如真随机数生成器（TRNGs）、物理不可克隆函数以及其他电路设计方法，使系统能够抵御安全攻击。22-24然而，基于CMOS的安全原语消耗较高的功耗和面积，并需要额外的源/漏掺杂变化以实现用于混淆的隐蔽操纵。25-27为了克服CMOS的局限性，研究人员正在探索利用新兴器件的固有独特特性来提升硬件安全。28-30TFET器件的重要性引起了设计人员的关注，使其专门探索该器件特性用于硬件安全应用。31-33早期，设计了低成本基于TFET的多态逻辑电路以避免知识产权克隆。31随后，提出了TFET电流模式逻辑，在实现更低功耗的同时提高了差分功率分析抗性。32最近，TFET双极性也被用于增强硬件安全。33考虑到TFET器件的局限性与潜力，本文提出电路技术以最小化TFETp‐i‐n正向漏电流的影响。除此之外，还利用TFET固有的p‐i‐n正向漏电流来增强硬件安全。

本文其余部分组织如下。第2节介绍了TFET器件特性以及TFETp‐i‐n正向漏电流对基于传输门（TG）的数字电路设计的影响。第3节展示了在TFET数字电路中降低正向漏电效应的电路技术。第4节利用TFETp‐i‐n正向漏电流生成多种功能，用于硬件混淆应用以及优化硬件密码原语。最后，第5节给出了结论。

TFET器件特性及显著泄漏电流的演示

本节介绍了设计TFETVerilog‐A模型时所研究的TFET器件结构和参数。通过能带图展示了TFET在不同区域的工作特性，并讨论了描述各种泄漏电流分量的特征。此外，本节还演示了p‐i‐n正向漏电流对基于TFETTG的数字电路的影响。

2.1 | 器件结构与模型

近年来，研究人员提出了多种具有不同结构和材料的TFETs。5-8其中，III‐V族TFETs因其较高的开态电流和较低的亚阈值摆幅而受到广泛关注。7,8本文研究了一种沟道长度为L= 20nm的通用解析双栅InAsTFETVerilog‐A模型，用于TFET电路设计。34图1展示了该TFET的物理结构。这些模型已集成到工业标准HSPICE环境中，在工作区中实现并仿真了电路网表。该TFET模型基于Kane‐Sze公式计算隧穿效应，能够捕捉重要的TFET器件特性，如偏置相关的亚阈值摆幅、超线性漏极电流起始、双极型导电以及负微分电阻。InAsTFET模型所用的器件参数如表1所示。有关所研究的InAsTFET的器件结构、参数、等效模型、掺杂浓度及C‐V特性的更多细节可参见Lu等人36和Avci等人。[36]

TA B LE1 砷化铟NTFET器件参数35
| 参数 | 值 |
| — | — |
| 栅极长度（LG） | 20nm |
| 体厚度（Tch） | 5 nm |
| 有效氧化层厚度（EoT） | 1 nm |
| 源极掺杂（p+） | 4 × 1019 cm−3 |
| 漏极掺杂（n+） | 6 × 1017 cm−3 |

2.2 | 隧穿场效应晶体管在不同区域的行为

本节通过能带图解释TFET的工作原理。通过将栅极到源极电压（VGS）和栅极到漏极电压（VDS）从负电压变化到正电压，n型沟道TFET（NTFET）可以在不同状态下工作区域。图2展示了NTFET在四个不同区域中的能带图。当VGS为零时，沟道的导带位于源极的价带之上，如图2A所示。由于这一原因，器件中不发生隧穿，TFET处于关断状态。当VGS> 0、VDS> 0时，源极与沟道中的能带对齐，如图2B所示。因此，具有p‐i‐n结构反向偏置的TFET表现出从源极到沟道的带间隧穿，且导通由栅极电压控制。在此区域中，TFET导通。

当VGS< 0、VDS> 0时，漏极和沟道中的能带对齐，如图2C所示。因此，TFET表现出从沟道到漏极的带间隧穿，该导通电流称为双极性电流。当VDS<< 0时，TFET的p‐i‐n器件结构处于正向偏置状态。在此区域，TFET表现为一个普通的p‐n二极管，载流子由于载流子漂移而非带间隧穿从漏极流向源极，如图2D所示。这导致TFET中产生p‐i‐n正向电流，其流动方向与传统的开态电流相反（从源极到漏极）。该电流几乎无法通过栅极电压控制，且高度依赖于VDS。

2.3 | 隧穿场效应晶体管双极性泄漏

当施加正的VGS和VDS电压时，由于源极‐沟道结处发生带间隧穿，TFET器件进入导通状态。当VGS变为负值时，隧穿结从源极‐沟道结转移到漏极‐沟道结，导致双极性电流从漏极流向源极。图3A显示了n型沟道TFET（NTFET）在VDS=0为4V、VGS从‐0.4V变化到0.4V时的ID‐VGS特性。由此可以观察到，当器件处于关态时仍存在双极性电流。在VGS=为‐0.4V时，NTFET表现出0.1μA/μm的双极性电流。当VGS为负值和正值时，NTFET和PTFET分别将处于双极性区的工作状态。

2.4 | TFETp‐i‐n正向漏电流

图3B,C展示了NTFET的ID‐VDS特性，显示出在负VDS条件下存在显著的漏电流传输，而非单向电流导通。当施加正VDS时，NTFET表现出理想的晶体管行为，并具有高导通电流。在负VDS条件下，砷化铟TFET在负VDS时表现出显著的漏电流（p‐i‐n正向漏电流），这是由于p‐i‐n器件结构的正向偏置所致。可以观察到，随着VDS变得更负，漏电流急剧增加。在VDS= −0.4伏时，NTFET在反向（即从源极到漏极）表现出 2 μ安/微米的漏电流。较低至中等幅度的负VDS （−0.2至 −0.4伏）会产生显著的漏电流（与导通电流相比仍较低），且几乎不受栅极电压控制。

从图3B,C可以看出，当栅极电压从 −0.4伏变化到0.4伏时，TFET表现出相近量级的p‐i‐n正向电流。这表明，随着VDS变得更负（由于p‐i‐n结构的正向偏置），栅极对沟道失去控制，电流仅由VDS控制。从图3A,C可推断，p‐i‐n正向漏电流的幅度高于双极性泄漏。因此，p‐i‐n正向漏电流是一项严重挑战，会增加TFET电路功耗并降低可靠性。

本文提出了一些电路技术，如新型紧凑型门电路和三态门，以减少泄漏效应。此外，作者还利用p‐i‐n正向漏电流特性来设计电路，从而增强硬件安全性。

2.5 | p‐i‐n正向漏电流对TFET传输门/开关的影响

TG是一种开关，当选择控制信号时，允许输入信号通过至输出端。这可用于构建广泛的数字电路。为了展示p‐i‐n正向漏电流的影响，对TFET传输门的功能进行了分析。图4展示了TFETTG在可能情况下的导通状态与关断状态的切换行为。在图4A中，假设使能信号En为逻辑“1”，Enb为逻辑“0”，负载电容（CL）已完全充电至VDD。如果输入（Vin）为逻辑“0”，则NTFET的VGS和VDS将大于零，使NTFET处于导通状态，从而将输出端的负载电容CL放电至0V。类似地，在图4B中，当输入为逻辑“1”时，电容充电至VDD 。另一方面，在图4C中，假设En输入为逻辑“0”，Enb为逻辑“1”，且CL已完全充电至VDD。如果输入Vin为逻辑“0”，则 PTFET的VGS和VDS大于零，NTFET的VGS为零，在该区域中，传输门中的两个晶体管通常都处于关断状态。但由于PTFET的p‐i‐n结构发生正向偏置，会产生显著的正向泄漏电流，导致负载电容通过PTFET放电，这是不期望的现象，并会引起功耗显著增加。类似地，在图4D中，当输入为逻辑“1”时，电容充电。

图5A显示了在0.4伏供电电压下，驱动负载电容CL的基于TFET的传输门设计的仿真设置。使用静态TFET反相器来吸收/提供负载电容所需的电流。图5B描绘了在0.4V电源电压下，TFET传输门驱动10飞法负载电容的仿真响应。当使能信号En为逻辑“1”且Enb为逻辑“0”时，传输门导通，输出Vout将为输入信号的反相。如果En为逻辑“0”且Enb为逻辑“1”，由于TFET器件中显著的p‐i‐n泄漏，传输门部分导通，导致输出根据所加输入信号发生充/放电。从图5B可以看出，由于显著的p‐i‐n泄漏，TFET传输门表现出非传统的行为。

2.6 | TFETp‐i‐n正向漏电流对基于传输门的电路设计的影响

基于TFET传输门的电路由于器件的正向泄漏而表现出高功耗和可靠性差。通常，基于传输门的多路复用器（ MUX）设计相比基于TFET静态互补门的MUX设计具有较低的功耗。但由于TFETp‐i‐n正向漏电流，TFET多路复用器工作时功耗较高，并表现出退化的逻辑摆幅。图6A,B分别显示了使用静态互补NAND和传输门逻辑实现的 TFET多路复用器。图6C显示了在0.4V供电电压下两种MUX设计的瞬态特性。可以观察到，TFETMUX设计显示出退化的逻辑摆幅，而静态互补MUX则完全正常工作并恢复了逻辑摆幅。从图6D可以看出，在0.4V供电电压下， TFETTGMUX的功耗~6×大于基于静态互补NAND的MUX。因此，应避免p‐i‐n正向泄漏效应，以利用TFET器件实现高性能和超低功耗。

3 | TFET抑制漏电效应的电路设计

本节提出新型电路技术，以缓解p‐i‐n泄漏效应对基于TFET的数字电路的影响。提出了TFET新型紧凑型门电路，以实现低功耗和高可靠性。此外，还建议采用三态逻辑来避免TFET数字电路设计中的漏电流效应。

3.1 | 新型紧凑型门电路

CMOS传输门得益于PMOS和NMOS的导通。但在TFET传输门中，由于不对称特性，只有NTFET或PTFET导通18。因此，TFET传输门的传播延迟增加。TFET传输门在其关态下对p‐i‐n正向泄漏电流高度敏感。这会增加TFET电路功耗并降低可靠性，如第1节所述。为了提升性能，本文针对基于TFET传输门的电路提出以下建议，以最小化漏电流效应。

• 在设计电路时，应尽可能应用固定电压（VDD或地）。
• 避免在电路中使用传输门/开关（从传播延迟角度看并无额外优势），因为它对器件漏电非常敏感。

根据上述建议，基于TFET传输门的电路可进行如下修改。例如，考虑使用两个传输门实现的TFET传输门 AND逻辑，如图7A所示。在不改变传输门AND逻辑功能的前提下，可将上部传输门的源极固定接地，如图7B所示。由于NTFET已足以传递逻辑“0”，且从传播延迟角度看并无额外优势，因此可以省略T1晶体管。这样便可省去上部传输门，从而降低电路对器件漏电的敏感性。最终得到的AND逻辑仅包含五个晶体管，对器件漏电具有鲁棒性，如图7C所示。类似地，OR逻辑也可进行相应修改，如图7D所示。图7E展示了一个产生逻辑（AB+ C）的三输入门，该门由TFET传输门实现，并由此衍生出一种新型紧凑型门（如图7F所示）。传输门逻辑实现“AB+ C”逻辑需要12个晶体管，而新型紧凑型门仅需10个晶体管即可实现。

为了说明TFETTG和新型紧凑型门的功能，以图8所示的AND逻辑为例。图8A展示了TFET传输门AND门，当输入A为逻辑“1”、输入B为逻辑“0”时，晶体管T3和T4导通（图8A中的下部传输门），AND门的输出变为逻辑“0”。同时，晶体管T1和T2必须关断（图8A中的上部传输门）。然而，当VDS （对于T1和T2）以及VGS （T2）变为负值时，上部传输门会产生p‐i‐n正向漏电流，该电流会缓慢地对输出端(Y)充电，导致输出端的逻辑“0”电平下降，从而降低门的逻辑摆幅，进而恶化低电平噪声容限。图8B展示了新型紧凑型与门，当输入A为逻辑“1”、输入B为逻辑“0”时，晶体管T4导通，输出变为逻辑“0”。同时，晶体管T2的VDS和VGS为零，在这些偏置电压下不会产生漏电流。因此，所提出的改进措施使新型紧凑型与门对器件漏电具有更强的鲁棒性。结果表明，与传统的基于传输门的AND逻辑相比，新型紧凑型AND逻辑在第3.3节中表现出更低的功耗和更高的可靠性。

3.2 | 三态门

另一种抑制漏电流效应的替代方案是使用三态门，如下所示。首先，TFET三态逻辑避免了双向电流导通机制（如传输门逻辑中的情况）。其次，PTFET和NTFET的源极分别固定在VDD和地，从而抑制了漏电流效应。图8C展示了考虑类似输入情况下三态AND门的工作状态。当输入A为逻辑“1”、输入B为逻辑“0”时，晶体管T5和T6导通（图8C中的右侧三态门），与门的输出变为逻辑“0”。同时，晶体管T1,、T2,、T7,和T8关断。晶体管T4也导通，且无正向漏电流流过。因此，通过三态逻辑的电路交互可以控制器件的漏电流，在与其他拓扑结构相比时表现出高能效，但存在额外的面积开销。

3.3 | 结果与分析

对采用第3.1节和第3.2节中介绍的三种不同拓扑结构实现的逻辑门的总功耗和噪声容限进行了分析。在电源电压 0.4和0.3V下，将TFET新型紧凑型门和三态门与TFET传输门设计进行了对比。

3.3.1 | 功耗

从图9A可以看出，在0.4V的电源电压下，基于三态逻辑的两输入AND门和OR门相比传输门逻辑功耗降低了 6×。还可以观察到，新型紧凑型逻辑相比基于传输门的设计功耗降低了 2×。类似地，基于隧穿场效应晶体管的新型紧凑型三输入逻辑（“A+ BC”）相比传输门逻辑功耗降低了 2×。由于三态逻辑的静态拓扑结构，它具有与所考虑的所有逻辑拓扑结构相比，该设计对漏电流效应具有鲁棒性，并实现了低功耗，但面积开销有所增加。通过使用两输入与门和或逻辑门，实现了四输入逻辑门（树形结构）并进行了测试。图9B显示了三种拓扑结构下四输入与门、或门的功耗。TFET中的漏电流会导致传输门在关断时发生反向传播。由于这一原因，四输入与门和或门的功耗相比其他所考虑的拓扑结构更大。

3.3.2 | 逻辑摆幅和噪声容限

图10显示了在三种不同拓扑结构中实现的逻辑门的电压传输特性。可以看出，由于TFET存在较大的泄漏电流，传输门的输出逻辑摆幅受到降低，而三态逻辑表现出更好的性能。还可以观察到，与传输门逻辑相比，新型紧凑型门电路的逻辑摆幅有所改善。在0.4伏供电电压下计算了三种不同拓扑结构或门的噪声容限（NML，NMH）。从表2可以看出，基于TFET传输门的双输入或门与其他逻辑门相比，NML和NMH较低。这是由于传输门中的p‐i‐n正向漏电流降低了输出逻辑电平，从而影响了门电路的噪声容限。另一方面，TFET新型紧凑型或门在减小泄漏效应的同时，噪声容限得到改善。具有高噪声容限的TFET三态逻辑表现出鲁棒性漏电流影响下的性能。还可以观察到，三输入和四输入门电路也表现出类似的性能，如表2所总结的那样。

TA B LE2 在0.4V供电电压下，采用三种不同拓扑结构设计的隧穿场效应晶体管门电路的噪声容限（NM L ，NM H ）
| 拓扑结构 | 双输入或门 | 三输入AB+ C | 四输入或门 |
| — | — | — | — |
| | NM L | NM H | NM L | NM H | NM L | NM H |
| 传输门 | 0.173 | 0.164 | 0.161 | 0.162 | 0.161 | 0.16 |
| 新型紧凑型 | 0.193 | 0.192 | 0.181 | 0.182 | 0.181 | 0.18 |
| 三态门 | 0.197 | 0.197 | 0.196 | 0.197 | 0.195 | 0.196 |

4 | 利用TFETp‐i‐n正向漏电流实现硬件安全

本节介绍了探索隧穿场效应晶体管p‐i‐n正向漏电流在硬件安全应用中的方法。利用TFET传输门功能失效实现硬件混淆，该行为也被用于优化真随机数生成器等硬件安全原语。

4.1 | 利用TFETp‐i‐n正向漏电流实现器件级硬件混淆

隧穿场效应晶体管（TFET）由于存在显著的p‐i‐n正向漏电流，而非单向电流导通，导致TFET传输门（TG）表现出非正常行为。因此，如第2节所述，基于传输门的数字电路的功耗和能耗增加。除了这些挑战外，本文还探索了利用TFET栅极功能失效实现硬件混淆的方法。例如，采用主从结构的动态正边沿触发触发器37来演示硬件混淆。

TA B LE3 隧穿场效应晶体管触发器行为总结
| 拓扑结构 | 逻辑 | 功能 |
| — | — | — |
| (a) | Y a =Vin ；当CLK从0变为1时 | 触发器 |
| (b) | Y b = V in ；与CLK无关 | 缓冲器 |
| (c) | Y c = V in ；当CLK= 0 | 负锁存器 |
| (d) | Y d =Vin ；当CLK= 1 | 正锁存器 |

4.1.1 | 正边沿触发触发器

图11A展示了基于三态门的正边沿触发触发器。当CLK=“0”时，主级中的三态门导通，输入数据在存储节点X1上被采样。在此期间，从级中的三态门关断时，输出节点（Ya）处于高阻态（保持输出端的先前值）。在CLK的上升沿，从级中的三态门导通状态，节点X1上采样的值将传递至输出端（Ya）。由于TFET三态门对TFET的p‐i‐n正向漏电流具有鲁棒性，触发器恢复其原始工作原理。图12展示了基于三态门的触发器的仿真瞬态特性。在0.4V供电电压下，如图12所示（Ya），基于三态门的触发器恢复了原始操作。

4.1.2 | 触发器表现为缓冲器设计

图11B展示了使用TFET传输门实现的触发器。由于存在TFETp‐i‐n正向漏电流，处于关断状态的传输门/开关也会响应施加的输入信号，如第2节所述。因此，触发器中的TFET传输门会将输入信号传递到输出端，而不论时钟控制信号（CLK控制）如何。图12显示了基于传输门的触发器的仿真瞬态特性。可以观察到，触发器的输出（Yb）与输入相同，而不受CLK控制的影响。由此可得出结论：TFET的p‐i‐n正向漏电流导致基于传输门的触发器表现为缓冲器，这一点对攻击者是明显的。

4.1.3 | 触发器表现为负锁存器

图11C展示了使用TFET三态门和传输门（TG）实现的触发器。当CLK=为“0”时，主级中的三态门导通，输入数据被采样到存储节点X3上。在此期间，从级中的传输门必须处于关断状态，输出（Yc）应保持之前的值。但由于传输门的功能失效，它将节点X3的数据传递到了输出端（Yc）。因此，尽管该电路看起来像一个触发器，但实际上表现为一个负锁存器，这一点对攻击者而言是显而易见的。类似的行为也可以从图12所示的瞬态特性中观察到。

4.1.4 | 触发器表现为正锁存器

图11D展示了使用TFET三态门和传输门实现的正边沿触发触发器。当CLK=为“1”时，从级中的三态门导通，节点X4上采样的数据被传递到输出端（Yd）。在此期间，主级中的传输门必须处于关断状态，节点X4需保持之前的值。由于传输门功能失效，无论时钟控制如何，输入数据都会传递到节点X4。因此，该电路表现为一种正锁存器，这对攻击者来说是显而易见的。从图12可以看出，输出（Yd）的瞬态特性与正锁存器的瞬态特性相似。

混淆的触发器与组合电路集成以生成多种功能。例如，考虑图13A所示的电路，该电路使用了一个与门和一个混淆的触发器。在此电路中，A和B是与门的输入，C用作触发器的CLK。与门的输出连接到触发器的数据输入端，输出(Y)从触发器获得，如图13A所示。图13B显示了通过部署图11中的四种不同触发器所得到的瞬态特性。仿真结果Y1,Y2,Y3,和Y4分别通过使用图11A‐D中的不同触发器电路拓扑获得。从图13B所示的瞬态特性可以看出，通过使用四种不同的触发器，可以生成四种不同的功能。因此，可以推断，在如图13A所示的电路架构中使用多个触发器时，可以生成多种功能。表4总结了电路中使用的触发器数量与生成的不同功能数量之间的关系。因此，通过探索 TFET的p‐i‐n正向漏电流，可为硬件混淆应用生成多样化的功能。

TA B LE4 使用触发器数量生成的功能数量
| 使用的触发器数量 | 生成的函数数量 |
| — | — |
| 1 | 4 |
| 2 | 16 |
| 3 | 64 |
| … | … |
| n | 4^n |

4.2 | 硬件安全原语的功耗和面积优化

隧穿场效应晶体管p‐i‐n正向漏电流可优化真随机数生成器等硬件安全原语的功耗和面积。例如，考虑如图14A所示用于真随机数生成器设计的基于振荡崩溃时间的偶数级环形振荡器(RO)。25该传统设计利用反相器中由工艺偏差引起的系统性失配。与工艺偏差不同，通过利用TFET传输门功能失效（由TFETp‐i‐n正向漏电流引起），可对图14A中的偶数级RO进行修改 如图14B所示。此处，两种设计均采用20纳米砷化铟TFET实现。在图14A中，由于是仿真工作，未使用工艺偏差，而是通过基于电容的延迟变化来获得足够的周期以实现坍塌。可以看出，通过利用TFET的p‐i‐n正向漏电流，所提出的设计可实现40%的面积相比传统设计减少了40%的面积。表5显示，提出的30级环形振荡器仅需92个门电路即可实现（假设一个传输门为单个门），而传统架构则需要152个门电路。

在提出的环形振荡器设计中，由于器件泄漏，传输门部分导通并呈现高电阻。因此，整个环形振荡器环路针对不同的控制位组合表现出非线性延迟变化，并实现了类似于传统环形振荡器设计的高度随机性。为了说明这一现象，考虑如图15A所示的三级级联隧穿场效应晶体管传输门延迟链。通过施加不同的控制位组合（X1, X2,和X3），理论上分析了输入（Vin）与输出（Vout）之间由RC组件引起的传播延迟。基于传输门的延迟链可建模为如图15B所示的等效RC网络。

输入与输出之间的Elmore延迟（Td）可以表示如下：
$$ Td = R_1C_1 + (R_1 + R_2)C_2 + (R_1 + R_2 + R_3)C_3 \tag{1} $$

通过考虑上述方程，可推导出三级延迟链在不同控制位组合下的传播延迟如下：
$$ Td(000) = 6R_N C \tag{2} $$
$$ Td(001) = (K + 5)R_N C \tag{3} $$
$$ Td(010) = (2K + 4)R_N C \tag{4} $$
$$ Td(101) = (4K + 2)R_N C \tag{5} $$
$$ Td(110) = (5K + 1)R_N C \tag{6} $$
$$ Td(111) = (6K)R_N C \tag{7} $$

其中$R_N$为传输门在导通状态下的电阻（包括反相器电阻），$K \times R_N$为传输门在关断状态下的电阻（“K”为常数），$C_1 = C_2 = C_3 = C$（为简化起见，假设电容值相同）。

从方程(1)到(7)可以看出，三级TFET传输门链在不同控制位组合下会产生传播延迟的变化。

表5 30级环形振荡器设计所需的门电路数量
| 30级环形振荡器设计 | 门电路数量 |
| — | — |
| 传统 | 152 |
| 提出 | 92 |

图16A展示了使用TFET的两种设计的瞬态特性；可以看出，两种环形振荡器均实现了足够的崩溃所需周期数。图16B展示了通过施加不同配置位时环形振荡器崩溃所需的周期数。显然，通过改变配置位（如表6所示），基于多路复用器的传统偶数级环形振荡器25选择不同的反相器组合，从而产生随机的崩溃所需周期数。由于非线性延迟变化，提出的30级环形振荡器也表现出类似的行为，如图16B所示。图17显示了传统与提出的偶数级环形振荡器在0.4V供电电压下连续40个周期计算出的平均功耗。利用TFETp‐i‐n正向漏电流的提出环形振荡器相比传统环形振荡器实现了 5×更低功耗，如图17所示。由于p‐i‐n正向漏电流的存在，TFET传输门在关断状态下表现出高传播延迟。这使得偶数级环形振荡器能够获得足够的抖动（延迟变化），并在无工艺偏差的情况下产生所需的崩溃周期数。由于传输门的高电阻，偶数级环形振荡器限制了流过回路的电流。因此，与传统的TFET偶数级环形振荡器设计相比，偶数级环形振荡器实现了80%更少的功耗。因此，TFETp‐i‐n正向漏电流优化了硬件安全原语的功耗和面积。

TA B LE6 30级环形振荡器设计的配置位
| 序号 | 配置位 |
| — | — |
| 1 | 100100100100100100100100100100 |
| 2 | 110100110100110100100100100100 |
| 3 | 100001000010000100001000010000 |
| 4 | 110001110001100100001000010000 |
| 5 | 101001010010100100101001010010 |

结论

本文研究了TFETs的非对称特性，发现随着漏源电压的增加，出现了显著的p‐i‐n正向漏电流，这对TFET数字电路产生了负面影响。针对这一问题，提出了TFET新型紧凑型门和三态门，以缓解p‐i‐n正向泄漏效应。所提出的 TFET门电路在噪声容限和功耗方面表现出更高的可靠性。与传统TFET传输门相比，所提出的新型紧凑型门电路和三态门分别实现了 2×和 6×的更低功耗。此外，通过探索TFETp‐i‐n正向漏电流在硬件混淆应用中的利用，提出了一种新的硬件安全电路设计方法学。该正向泄漏电流还被用于优化硬件密码原语（如TRNGs）的面积和功耗，分别减少了40%和80%。