一、关于Quartus和ModelSim的安装二、关于3-8译码器的实验仿真（一）对比分析Verilog生成的电路原理图和原始设计电路三、关于全加器的实验仿真（一）Verilog的1位全加器和

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本文介绍了Quartus和Modelsim的安装，重点讲解了3-8译码器的Verilog实现及其与Logisim的对比，以及全加器的门级和行为级描述。特别解释了Verilog中reg和wire类型的区别，以及在设计中的应用。

一、关于Quartus和ModelSim的安装
请自行搜索方法，比较简单，本文使用quartus ii 13.1和Modelsim SE-10.4进行练习。

二、关于3-8译码器的实验仿真
（一）对比分析Verilog生成的电路原理图和原始设计电路
使用Logsim绘制一个3-8译码器的电路图：
利用Verilog代码生成RTL电路图：在Modelsim中仿真分析生成波形图和transcript结果：

通过对比，可以看出两者的电路图思路是一样的，不过verilog生成的电路图把中间复杂的接线部

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