vivado仿真时，将十进制的值表示为二进制

FPGA 学习笔记：vivado 仿真 二进制显示

IP核（IP Core） Vivado中有很多IP核可以直接使用，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。IP核类似编程中的函数库（例如C语言中的printf()函数），可以直接调用，非常方便，大大加快了开发速度。 使用Verilog调用IP核 这里简单举一个乘法器的IP核使用实例，使用Verilog调用。首先新建工程，新建demo.v

文章目录硬件调试简介ILAVIOHDL实例化调试探针流程Hardware Manager中观察调试信号网表插入调试探针流程添加“Make Debug”属性Run Synthesis“ Netlist”子窗口、 Schematic”子窗口以及 Debug”子窗口（1）在综合后的网表中手动为信号添加 mark_debug属性（2 ）HDL代码中已经具有 mark_debug属性的信号“Setup Debug”向导XDC约束文件在 Vivado中进行功能仿真 硬件调试简介 在整个FPGA设计中，硬件调试与验证会花

WDB文件用于存储仿真数据，如果想查看上次仿真的结果，那就通过开启静态仿真模式，Vivado Simulator会从WDB文件中读取数据并显示，操作步骤为：“点击Flow菜单下的Open Static Simulation，选择WDB文件”。波形窗口是Waveform的核心部分，包括了信号名、信号值和波形，展示了各个信号的时序波形，并支持缩放、平移、时间轴调整、垂直比例等操作，以便更好地查看波形结果。具有方便易用的界面，可以进行波形缩放、平移、时间轴调整、垂直比例等操作，以便更好地查看和分析波形结果。

本章内容主要是根据订阅用户学习过程中提出的一些常规的，通用的软件操作问题，以及部分通用的编程类问题进行总结，不定期进行更新。

在进行FPGA编程设计的时候，经常会将VIVADO仿真结果与MATLAB仿真结果对比的情况，这时就需要将VIVADO仿真数据保存下来，方法如下： 保存unsigned型无符号数据 integer dout_file; initial begin dout_file=$fopen("路径/test.txt"); //打开所创建的文件 if(dout_file == 0)be...

在使用 Xilinx Vivado 进行 FPGA 开发时，如何将 RTL 仿真生成的数据导出，进行进一步分析与可视化，是很多开发者常遇到的问题。Vivado自带仿真工具不支持直接导出仿真数据，但是我们可以通过编写一段简单的RTL代码即可将需要的仿真数据保存到txt文件中，后续MATLAB有自带的的textscan函数可以将txt中的数据读出来，本文将详细介绍这一过程。

大前提：用matlab生成需要滤波的信号，matlab中的fdatool生成滤波器参数，并将信号和参数导入FPGA，实现滤波功能。 1.信号的导入 matlab生成的信号如下图 具体到芯片内部，上边的小数是没法存的，需要先转化成二进制或16进制（为什么是这两种进制，因为据目前我所知，Verilog中带有$readmemh和$readmemb两个指令，读取的数据要求是十六进制和二进制），我这里转化成二进制。 由于matlab中的dec2bin函数无法转换负数，所以上边的信号的值我先加了1。 再考虑量化精度

本文介绍了使用Verilog编程实现FIR低通滤波器，着重介绍了使用Vivado FIR Compiler(7.2)设计FIR滤波器，并进行了仿真，以及使用Matlab设计FIR滤波器并介绍了两种导出滤波器系数的方法。

本文详细介绍了在VIVADO仿真中高效保存二进制数据的实战技巧。通过对比文本格式的弊端，阐述了二进制格式在速度、精度和空间上的核心优势。文章提供了从基础文件操作到处理复杂数据结构的完整代码示例，并分享了性能优化与调试方法，帮助FPGA开发者构建流畅的仿真数据后处理工作流。

本文详细介绍了在VIVADO仿真中高效保存二进制数据的实用技巧。针对仿真波形文件过大、分析不便的痛点，重点阐述了使用SystemVerilog的`$fopen`和`$fwrite`函数进行二进制格式数据导出的核心方法，包括文件操作、字节序处理、模块化设计及性能优化，旨在帮助工程师将仿真数据无缝对接MATLAB、Python等外部分析工具，大幅提升验证与分析效率。

本文详细介绍了在VIVADO仿真环境中，如何高效地将PRNG_val等二进制数据写入文件。通过实战代码示例，系统讲解了文件I/O基础、代码框架构建、路径与格式优化策略，以及常见问题排查方法，帮助FPGA工程师实现仿真数据的可靠保存与后续分析。

通过直观图解深入解析vivado仿真中的关键操作界面，帮助用户快速掌握仿真流程与功能布局，提升开发效率。重点讲解波形观察、测试激励设置等vivado仿真核心环节。

1、简述 线性调频信号FFT与之前的8点、32点FFT在IP核的使用方面并没有什么不同；唯一需要注意的就是仿真中线性调频信号如何产生，如何读取到vivado，以及数据位宽。此处以Matlab生成数据，导入到Vivado进行处理，并不代表数据只能这样产生和传入： LFM信号产生：Mtalab生成对应参数下的LFM信号 信号存储：Mtalab中生成的LFM信号按照二进制存储到TXT文件（Vivado中一般按照2进制、16进制读取数据） Vivado读取数据：Vivado读取TXT中数据，作为FFT输入

分析：a[3]到a[0]表示输入，b[4]到b[0]表示输出，当输入为0000-1001时，二进制和输出的BCD码的表示是一致的。分析：拨码开关SW3、SW2、SW1、SW0分别代表着输入二进制数的高位到低位，LED2的4-0代表着BCD码的五位输出，此外我还将程序扩展，使用五位数码管对输出的BCD码进行输出，进行测试，发现输入二进与输出BCD码均与真值表所写的一致，符合实验要求。

本文详细介绍了基于Verilog与VIVADO平台实现七段数码管动态扫描与BCD计数仿真的完整流程。通过核心模块设计、testbench仿真验证和硬件实现，展示了如何利用动态扫描技术节省IO资源并实现稳定显示，为数字电路设计提供实用参考。

小序： 先说一个 bear 的亲身体会，bear 在做一些 fpga 小设计时经常会用到数据显示功能，比如数字时钟，数字频率计，温度计，跑表等等，往往我们会选用 led 数码管来做显示，因为它驱动起来比 lcd 液晶要简单的很多，我们知道 fpga 中寄存器在定义和储存的数据都是采用二进制的格式 ，而 fpga 输出给数码 管做显示...