fpga 综合与优化设计

最新推荐文章于 2026-05-12 09:51:11 发布

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#fpga开发

优化主要包括 4 个方面：

（1）综合优化综合优化使得设计系统在FPGA中的映射得到最大优化。

（2）布局布线优化在布局布线过程中，合理的约束会大大提高整个系统的布局布线效果；（3）设计优化在设计阶段规划整个系统的架构，利用FPGA的特点尽可能简化设计；

（4）静态时序分析静态时序分析用于在布局布线后检查整个工程的时序，找出最差的路径，进行一定的调整和修改来优化系统时序；

Quartus Prime优化设置

1. 分析与综合设置

Speed 是以提高系统的工作速度为目标进行优化，Area 是以节约占用的逻辑资源为目标进行优化，而 Balanced 选项则是速度与占用资源的折中选项。

2. 物理综合优化

逻辑综合是将 HDL代码转换成不含布局布线信息并且能够映射（map）到门级电路过程。因为逻辑综合不包含布局布线的信息，所以综合后的时序仅限于转换后的门级电路或者器件内部逻辑单元或者节点间逻辑单元级数等时延信息，而对于 FPGA 内部互联的时延是无法分析的。

物理综合是通过改变网表的布局（placement）优化综合结果，在不改变设计功能的情况下调整网表的布局或者修改增加部分节点从而达到优化设计性能和设计资源利用率等目的。

（1）针对性能的物理综合优化选项

Perform Physical synthesis for combinationial logic: 用于优化组合逻辑关键路径的逻辑层数。

Perform Register Retiming: 通过移动寄存器中组合逻辑中的位置来平衡寄存器之间的路径时延以提升系统性能。 Perform automatic asynchronous signal pipelining: 是通过自动在异步信号路径上插入流水寄存器来改善异步信号的建立时间和保持时间。 Perform register duplication: 是通过寄存器复制优化多扇出长路径上的时序，从而提升系统的性能。

effort level: 不同级别的差异主要体现在了编译时间的长短，与性能的提升呈反比的关系。

（2）针对面积的物理综合优化选项

针对面积的物理综合优化选项适用于适配（fit）阶段的优化，其功能就是使得设计优化可以适配到目标器件。 Physical Synthesis for Combinational Logic: 是指适配时针对组合逻辑的优化，尽可能地减少组合逻辑以提高资源利用率，只有在“no-fit”事件发生时才会起作用。

Logic to MemoryMapping: 是指在适配时将部分逻辑移到未使用的Memory里，同样也是在“no-fit”事件发生时才会起作用。

3. 适配设置

适配设置包括保持时序优化和多拐角时序优化。保持时序优化（Optimize hold timing）允许适配器通过在合适的路径中添加延迟，从而实现保持时序的优化。关闭该选项时，则不会对任何路径进行优化。多拐角时序优化（Optimize multi-corner timing）用于控制适配器是否对设计进行优化以满足所有拐角的时序要求和操作条件。使用这项功能,必须使能时序逻辑优化。

Extra effort模式需要的编译时间比较长，但可以提高系统的最高工作频率； Off 模式可以节省约 50%的编译时间，但会使最高工作频率有所降低； Normal compilation模式在达到设计要求的条件下，自动平衡最高工作频率和编译时间

描述方法对综合的影响

1. 操作符的应用差异

对于代码（1）
input[3:0] din;
output      dout;
assign dout = (xin == 4'b0);     // 关系操作符
若应用代码（2）
input [3:0] din;
output  dout;
assign dout = (xin == 4'b0)? 1'b1 : 1'b0;  // 条件操作符