用Vivado仿真带你玩转Verilog的case语句：从优先级到‘不在乎’位的实战解析-CSDN博客

Vivado实战：Verilog中case语句的优先级与"不在乎"位深度解析

引言

在数字电路设计中，条件分支逻辑的实现往往决定着电路的效率和可靠性。Verilog HDL作为硬件描述语言的代表，提供了三种强大的case语句变体：case、casez和casex。这些语句看似简单，却隐藏着许多工程师容易忽略的细节特性。本文将带您通过Vivado仿真环境，亲手构建测试平台，直观观察这三种语句对x（未知）和z（高阻）状态的处理差异，以及它们在实际匹配过程中的优先级行为。

对于习惯通过实践来理解理论的硬件工程师而言，没有什么比在仿真器中亲眼看到信号变化更能加深理解的了。我们将从创建一个完整的Vivado项目开始，逐步编写测试代码，注入特殊信号值，并通过波形窗口和打印信息来验证case系列语句的真实行为。这种"所见即所得"的学习方式，不仅能帮助您掌握语法规则，更能培养出对硬件描述语言更深刻的直觉。

1. Vivado环境准备与测试平台搭建

1.1 创建Vivado项目

首先启动Vivado设计套件，按照以下步骤创建新项目：

选择"Create Project"向导
指定项目名称（如"CaseStatementDemo"）和存储位置
选择"RTL Project"类型
暂时不添加任何源文件
选择正确的目标器件或开发板

项目创建完成后，我们需要添加两个关键文件：一个用于定义被测模块，另一个作为测试平台。

1.2 编写被测模块

创建一个新的Verilog源文件case_demo.v，内容如下：

module case_demo(
    input [1:0] select,
    input flaga,
    output reg [3:0] result
);

always @(*) begin
    case(select)
        2'b00: result = flaga ? 4'b0001 : 4'b1000;
        2'b01: result = 4'b0010;
        2'b10: result = 4'b0100;
        2'b11: result = 4'b1000;
        2'b0x: result = 4'b1100;  // 包含x的选项
        2'b0z: result = 4'b1101;  // 包含z的选项
        default: result = 4'bxxxx;
    endcase
end

endmodule

这个模块展示了一个基本的case语句，其中特别包含了处理x和z值的选项。我们将通过测试平台来验证这些特殊选项的实际匹配行为。

1.3 构建测试平台

创建测试平台文件tb_case_demo.v，这是我们的主要实验场地：

`timescale 1ns / 1ps

module tb_case_demo();
    
    reg [1:0] select;
    reg flaga;
    wire [3:0] result;
    
    // 实例化被测模块
    case_demo uut(
        .select(select),
        .flaga(flaga),
        .result(result)
    );
    
    initial begin
        // 初始化信号
        select = 2'b00;
        flaga = 0;
        
        // 测试case语句对正常值的处理
        #10 select = 2'b00; flaga = 0;
        #10 select = 2'b01;
        #10 select = 2'b10;
        #10 select = 2'b11;
        
        // 测试特殊值x和z
        #10 select = 2'b0x;
        #10 select = 2'b0z;
        #10 select = 2'bx0;
        #10 select = 2'bz0;
        
        // 测试优先级行为
        #10 select = 2'b00; flaga = 1;
        #10 $finish;
    end
    
    // 监控信号变化
    always @(select or flaga) begin
        $display("T