MIPI D-PHYv2.5笔记（3） -- 架构杂项（Master/Slave，高频时钟产生，Clock/Data Lane，PPI）

        声明：作者是做嵌入式软件开发的，并非专业的硬件设计人员，笔记内容根据自己的经验和对协议的理解输出，肯定存在有些理解和翻译不到位的地方，有疑问请参考原始规范看

Master和Slave

        每条链路(Link)上都存在一个Master侧和Slave侧。Master提供高速DDR时钟信号到Clock Lane，是主要的data source。Slave在Clock Lane上接收时钟信号，是主要的data sink。数据传输的主要方向是从source到sink，被称为正向（Forward Direction）传输，相反方向的数据通信被称为反向传输（Reverse Direction）。只有双向（Bi-directional） Data Lane能够反方向传输数据。无论是哪种情况，Clock Lane都保持为Forward Direction，Bi-directional Data Lane能够被反转为从Slave侧发送数据。

高频时钟生成

        大多数情况下都需要一个PLL时钟倍频器来产生Master侧的高频时钟。D-PHY规范中所使用的架构模型中，有一个单独的时钟倍频器单元放置到了PHY的外部，它会为PHY产生所需要的高频时钟信号。实际实现上，这个时钟倍频器单元是否要集成到PHY内部由实现者自己决定。

Clock Lane，Data Lane和PPI（PHY-Protocol Interface）

        一条完整的链路，除了Lane模块外，还包含一个PHY Adatper Layer用来将所有Lane绑到一起、一个时钟倍频器单元以及PHY Protocol Interface。下图例子展示了一条带有两个Data Lane外加一个独立的时钟倍频器单元的链路。