使用Static解决跨时钟域问题-synopsys芯片验证基础篇（五）

本文深度解析了使用Synopsys PCIe IP进行DMA设计时常见的两个Ordering问题：Host Doorbell过早触发导致的数据不一致和DMA完成包在AXI总线上的乱序风险。通过协议原理分析和实战案例，提供了Dummy Read操作和TAG重映射等有效解决方案，帮助开发者规避设计陷阱，提升系统稳定性与性能。

在数字集成电路（IC）设计中，跨时钟域处理（CDC）和异步FIFO是确保芯片在复杂时钟环境下可靠通信的关键技术。CDC的核心原理在于解决亚稳态问题，通过同步器、握手协议或格雷码编码，确保信号在不同时钟域间正确传递。异步FIFO则集成了缓冲与同步机制，是处理大数据量跨时钟传输的经典方案。这些基础技术的掌握，直接决定了数字前端设计的稳健性与性能，是构建高性能SoC、处理高速数据流（如图像、通信信号）的基石。本文基于IC求职实战，深入解析异步FIFO深度计算、CDC方案选择等高频考点，并结合项目实践，探讨其在真实

CDC与亚稳态 Clock Domain Crossing (CDC): 跨时钟域设计中，信号adat从aclk domain传播到bclk domain；aclk与bclk之间的频率，相位没有固定关系，为asynchronous异步关系的时钟。 Metastability: 当adat在bclk采样点附近变化时，不满足后级flip-flop的setup/hold time，D端无法完成正确的锁存，Q端的输出在较长一段时间内处于不确定的振荡值，出现亚稳态的现象。 亚稳态传播给后级组合逻辑时，其不确定的X态会

Jitter Injection，即抖动注入，是一种在通信系统中人为地添加抖动的技术。该技术通过在发送端对数据包进行延迟和抖动调整，以实现对整个通信系统的时延和抖动的控制。

静态时序分析（STA）是数字芯片设计的核心验证环节，其原理在于通过数学模型分析所有信号路径的时序，确保在预设时钟频率下电路功能正确。这项技术的核心价值在于无需仿真即可穷尽所有时序场景，从而保障芯片在极端工艺、电压和温度条件下的可靠性。在工程实践中，STA广泛应用于高性能计算、通信和消费电子等芯片的设计签核。实现有效STA的前提是精确的时序约束，即用SDC语言为设计工具定义时序规则。本文聚焦时序路径约束这一关键主题，深入解析如何对典型路径（如同步寄存器间路径）和非典型路径（如多周期路径与虚假路径）进行正确约束

支持各种不同的通道数（4通道，8通道，16通道，32通道）及速率（最高可达56Gbaud for PAM4）的灵活配置. 支持Per Lane Jitter Injection，Per Lane Noise Injection，Per Lane Skew Control，Per Lane Voltage Control，Per Lane Clock Recovery等功能。

Synopsys软件工具

这一章节提供了对验证编译器平台（Verification Compiler Platform）、VC静态平台（VC Static Platform）和VC LP的介绍。本章分为以下几个部分：- 验证编译器平台- VC静态和形式化平台- VC LP。

芯片原厂必学课程 - 第三篇章 - IC 理论篇

本文深入探讨了跨时钟域（CDC）设计中的毛刺问题及其解决方案，重点介绍了如何使用Spyglass工具的AC_glitch03规则进行系统性检测。通过分析毛刺的产生机制、危害性评估及Spyglass的配置与报告解读，提供了多种实用的解决方案，包括源头消除法、同步器优化法和约束排除法，并结合实战案例展示了问题排查与修复的全过程。

总共包括synopsys若干讲芯片相关知识。作为自己的记录专题，感兴趣点击链接看完整视频。 芯片验证方法学近十年的发展极大的帮助到了验证工作效率和质量的提升，但是基于传统激励机制的验证始终存在一些不容易克服的困难。近几年越来越多的工程师把眼光投向了形式化验证，对比探讨两种方法学的异同。

VC Spyglass CDC Synopsys Verification Continuum的静态验证平台VC static platform包含了VC LP，VC formal，VC Spyglass三种静态检查工具。Spyglass原是Atrenta旗下的静态检查工具，占据CDC/RDC sign-off工具的大部分市场份额。后来Synopsys收购了Atrenta，整合Spyglass推出了VC Spyglass。VC Spyglass作为Synopsys推出的期望继承Spyglass的新一代产品，

一：亚稳态及其危害 对于沿触发的触发器来说，其输出存在两个有效的状态，即高和低（或者说逻辑1和逻辑0）。触发器的建立时间和保持时间在时钟上升沿左右定义了一个时间窗口，如果触发器数据输入数据输入端口上的数据在这个时间窗口内发生变化，那么就会产生时序违规。存在这个时序违规是因为建立时间和保持要求不满足了.此时触发器内部的某个节点可能会在一个电压范围内浮动.无法稳定在逻辑0或者逻辑1状态。换句话说，如果数据在上述窗口中被采集，触发器中的晶体管不能可靠地设置为逻辑0或者逻辑1对应的电平上，所以，此时的晶体管并未处

第二种方法:通常会有“alias lmg_xx ='lmgrd -c /home/xx/xx/xx/Synopsys.dat'出现在.bashrc中，但是lmgrd本身的路径没有指明。在lmgrd之前加上其绝对路径，即/xx/xx/xx/xx/lmgrd的形式即可。

SoC中会有着几百的clock domains，millions的async data crossing。 Glitch等cdc问题是netlist level simulation的主要目的。 CDC的困难点： 1)STA不会进行asynchronous的检查，只会进行synchronous的检查; 2)Path across clock domain通常会被设置为fal...

如何抛出（throw）由CUserException派生的异常？ 当我试图捕获（catch）一个派生类异常时，我得到以下错误"error C2039:classCMyException: is not a member of CMyException classCMyException: undeclared identifier IsKindOf: cannot conver