Cadence走线长度计算中Pin Delay与过孔影响的深度解析

1. Pin Delay基础概念与设置方法

在高速PCB设计中，Pin Delay（引脚延迟）是一个容易被忽视但至关重要的参数。简单来说，Pin Delay指的是信号从芯片封装外部引脚到内部晶圆的实际走线长度所对应的传输延迟。举个例子，就像城市里的两条地铁线路，虽然站台间的距离相同，但一条线路可能有更长的地下通道，导致乘客实际行走时间更长。

在Cadence Allegro中设置Pin Delay的步骤如下：

1. 打开Constraint Manager（约束管理器）
2. 选择Electrical->Net->Routing->Relative Propagation Delay
3. 在Pin Delay列右键点击选择"Use Pin Delay"
4. 输入具体数值（单位通常为ps或mm）

实测案例：某DDR4设计项目中，未设置Pin Delay时等长误差达120ps，设置后误差缩小到15ps以内。具体参数为：

• 内存控制器端Pin Delay：280ps
• DDR颗粒端Pin Delay：190ps

2. 引脚间距是否包含在长度计算中

这是工程师经常困惑的问题。通过实际测量可以验证：在Allegro中选择Report->Differential Pair PHY Report，对比包含与不包含引脚间距的走线长度。

关键发现：

• Allegro默认不计算器件焊盘之间的物理间距
• 测量U1.AC18到R133.1与U1.AC18到R133.2的长度完全相等
• 这意味着焊盘中心点之间的直线距离未被计入

解决方案： 对于BGA封装等需要精确计算的情况，建议：

1. 手动测量焊盘中心距
2. 在Pin Delay中增加补偿值
3. 使用User-defi