【HDLBits 实战】Verilog 状态机设计全解析与优化技巧

1. 从零开始：为什么状态机是数字逻辑的“灵魂”？

如果你已经开始在 HDLBits 上刷题，并且卡在了 Finite State Manchines 这一关，那恭喜你，你摸到了数字电路设计的核心门槛。我刚开始学 Verilog 的时候，也觉得组合逻辑和时序逻辑分开写写还行，一到状态机就有点发懵，感觉代码突然变得“绕”了起来。但后来在项目里踩过几次坑才明白，状态机设计能力的高低，直接决定了一个数字逻辑工程师是“画图工”还是“架构师”。

简单来说，状态机就是用来描述一个系统在不同“状态”之间跳转的逻辑模型。生活中的例子太多了，比如一个简单的自动售货机：它有空闲、等待投币、选择商品、出货、找零等状态。用 Verilog 来实现它，本质上就是用代码来精确描述这些状态和它们之间的转换条件。HDLBits 上的状态机题目，就是帮你把这种抽象思维，训练成一种肌肉记忆。我强烈建议你不要把刷题当成完成任务，而是当成在搭建一个个微型的、可验证的数字系统。当你把平台上的三十多道状态机题目吃透，再回头看一些复杂的协议（比如 SPI、I2C 控制器，甚至是一个简单的 CPU 指令译码单元），你会发现它们的核心骨架，就是你反复练习过的那些状态转移图。

很多新手，包括当年的我，容易陷入两个误区：一是急于求成，想直接套模板；二是轻视验证，以为功能仿真过了就万事大吉。在 HDLBits 上，你的代码会接受平台严格的测试，这恰恰是最好的老师。一个状态机设计得好不好，可综合性、可读性、健壮性是三个黄金标准。可综合性意味着你的代码能被工具正确地转换成实际电路；可读性意味着你或你的同事三个月后还能看懂；健壮性则意味着它能处理那些“本不该发生”的异常输入。我们接下来要聊的所有技巧，都是围绕这三点展开的。

2. 状态机设计范式：二段式 vs. 三段式，你真的选对了吗？

这是状态机学习路上第一个，也是最重要的一个选择题。网上资料众说纷纭，我结合自己在 FPGA 项目中的实际体验和 HDLBits 的题目特点，给你掰开揉碎了讲清楚。

一段式（不推荐）：把所有逻辑（状态转移、状态输出）都写在一个 always 块里。这种写法在简单的、输出就是状态本身的情况下勉强能用，但一旦逻辑复杂，代码就会变成一锅粥，难以调试和维护。在 HDLBits 的练习里，我强烈建议你从一开始就摒弃这种写法，因为它不利于培养良好的设计习惯。

二段式（推荐入门）：这是 HDLBits 上很多题目默认的、也是我个人非常推荐初学者熟练掌握的范式。它用两个 always 块：

• 第一个时序逻辑块：只负责状态寄存器的更新。也就是在时钟边沿，根据“下一个状态”来更新“当前状态”。

  always @(posedge clk) begin
      if (reset)
          state <= IDLE;
      else
          state <= next_state;
  end
  

• 第二个组合逻辑块：负责根据“当前状态”和输入信号，计算“下一个状态”和输出信号。

  always @(*) begin // 注意这里的敏感列表是 *，表示组合逻辑
      // 默认值，防止锁存器
      next_state = state;
      out = 1'b0;
      case (state)
          IDLE: begin
              if (in) nex