fpga入门 10位计数器

原创已于 2023-12-05 02:48:03 修改 · 1k 阅读

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于 2023-12-05 02:47:06 首次发布

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本文详细介绍了Verilog语言中设计的一个计数器模块(counter.v)，包括输入信号、输出信号以及计数逻辑。同时提供了测试模块(counter_test.v)来验证计数器功能，通过时钟和复位信号控制计数过程。

一、 counter.v

module counter
(
    input       wire            sclk,
    input       wire            rst_n,
    output      wire    [9:0]   cnt
);


reg     [9:0]   cnt_r = 0;


always@(posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        cnt_r <= 10'd0;
    else
        cnt_r <= cnt_r +1'b1;

assign cnt = cnt_r;

endmodule


*/
    
endmodule

二、 counter_test.v

`timescale 1ns/100ps

module counter_test();

//==========================================
//定义reg型输入变量
reg sclk;
reg rst_n;
//输出
wire [9:0] cnt;


initial
    begin
        sclk    <= 1'b0;
        rst_n   <= 1'b1;
        #100
        rst_n   <= 1'b0;
        #100
        rst_n   <= 1'b1;
    end

always #10 sclk = ~sclk;

counter counter_inst
(
    .sclk(sclk),
    .rst_n(rst_n),
    .cnt(cnt)
);


endmodule