硬件设计中碰到LPDDR5相关的内容，特此做个记录。
一、LPDDR5接口信号描述
| 信号 | 描述 |
| 时钟信号 | |
| CK_T_A，CK_C_A CK_T_B，CK_C_B |
通道A时钟，CK_T和CK_C为一对差分信号 通道B时钟， |
| 命令地址信号 | |
| CA[6:0]_A，CA[6:0]_B | 命令地址 |
| 控制信号 | |
|
CS0_A，CS1_A CS0_B，CS1_B |
片选信号， CS1_A/B 仅针对双列的连接 |
| 数据信号 | |
|
DQ[7:0]_A，DQ[15:8]_A DQ[7:0]_B，DQ[15:8]_B DMI0_A，DMI1_A DMI0_B，DMI1_B | 数据及掩码 |
| 数据时钟信号 | |
| WCK1_T_A，WCK1_C_A WCK0_T_A，WCK0_C_A WCK1_T_B，WCK1_C_B WCK0_T_B，WCK0_C_B | WCKx_T和WCKx_C为一对差分信号 |
| 读取数据选通信号 | |
| RDQS0_T_A，RDQS0_C_A RDQS1_T_A，RDQS1_C_A RDQS0_T_B，RDQS0_C_B RDQS1_T_B，RDQS1_C_ | RDQSx_T和RDQSx_C 为一对差分信号 |
| 杂项信号 | |
|
RESET ZQ_A |
复位控制 仅针对LPDDR5，240Ω上拉到VDDQ |
二、布线规则说明
阻抗控制要求
| 信号 | 描述 |
| DQ、DM 单端信号 | 40Ω±10% |
| 地址CAx，控制CSx 单端信号 | （40~50）Ω±10%，建议按照45Ω±10%控制 |
| 差分信号（CLK_P/N，WCK_P/N，RDQS_P/N）等 | 80Ω±10%，（如果叠层无法满足80Ω的目标阻抗控制，至少要保证满足90Ω±10%的要求） |
| reset | 异步复位，阻抗不做要求，可以按照单端控制信号对待 |
间距要求
| 信号 | 描述 |
| 同一个Byte内的DQ和DQ之间 | ≥2W（W为线宽） |
| 同一个Byte内的DQ和DQS之间 | 建议≥3W，至少2W |
| 同一个Byte内的DQ和WCK之间 | 建议≥3W，至少2W |
| 不同Byte之间 | 建议≥3W，至少2W |
| 地址控制线之间 | ≥2W |
| CLK和其他信号之间 | 建议≥3W，至少2W |
信号分组（通道A）及时序要求：
| 分组 | 包含信号 | 时序要求 | 描述 |
| SOC_DDR_A_CA |
CA0~CA6_A CS0_A CS1_A CLK_P/N |
≤40mil 差分对内≤5mil | 以CLK为参考 |
| SOC_DDR_A_DATA0_R |
DQ[7:0], DMI0, RDQS0P,RDQS0N |
≤25mil 差分对内≤5mil | 以RDQS为参考 |
| SOC_DDR_A_DATA0_W |
DQ[7:0], DMI0, WCK0P,WCK0N |
≤25mil 差分对内≤5mil | 以WCK为参考 |
| SOC_DDR_A_DATA1_R |
DQ[15:8], DMI1, RDQS1P,RDQS1N |
≤25mil 差分对内≤5mil | 以RDQS为参考 |
| SOC_DDR_A_DATA1_W |
DQ[15:8], DMI1, WCK1P,WCK1N |
≤25mil 差分对内≤5mil | 以WCK为参考 |
| SOC_DDR_A_CLK_DQS |
CLKP/N, RDQS0P/N,RDQS1P/N, WCK1P/N,WCK0P/N |
≤200mil 差分对内≤5mil | 以CLK为参考 |
信号分组（通道B）
| 分组 | 包含信号 | 时序要求 | 描述 |
| SOC_DDR_B_CA |
CA0~CA6_B CS0_B CS1_B CLK_P/N |
≤40mil 差分对内≤5mil | 以CLK为参考 |
| SOC_DDR_B_DATA0_R |
DQ[7:0], DMI0, RDQS0P,RDQS0N |
≤25mil 差分对内≤5mil | 以RDQS为参考 |
| SOC_DDR_B_DATA0_W |
DQ[7:0], DMI0, WCK0P,WCK0N |
≤25mil 差分对内≤5mil | 以WCK为参考 |
| SOC_DDR_B_DATA1_R |
DQ[15:8], DMI1, RDQS1P,RDQS1N |
≤25mil 差分对内≤5mil | 以RDQS为参考 |
| SOC_DDR_B_DATA1_W |
DQ[15:8], DMI1, WCK1P,WCK1N |
≤25mil 差分对内≤5mil | 以WCK为参考 |
| SOC_DDR_B_CLK_DQS |
CLKP/N, RDQS0P/N,RDQS1P/N, WCK1P/N,WCK0P/N |
≤200mil 差分对内≤5mil | 以CLK为参考 |
说明：
①参考RK提供的RK3576和RK3588，以及AMD的部分FPGA的布线参数要求，上述提到的部分时序参数的要求，在具体SOC中可能会有不同的数值要求，但这是一个相对而言较为严格的时序参数要求。
②速率越高，要求走线长度越短，建议从SOC到DDR颗粒，总体走线长度控制在2000mil以内，且要求包含封装的延迟如PIN DELAY 参数等。
③至于其他PCB布线过程中的具体细节处理，如伴地过孔，包地处理等等，此处就不一一列举了，可以参考RK等提供的参考设计文件。
声明：部分内容来源于RK公开的设计资料，汇总整合而来。
扫一扫
3099
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
